この記事で分かること
- Samsungへの委託理由：TSMCの製造コスト高騰（特に2nmプロセスでの大幅な値上げの可能性）があり、QualcommやMediaTekがコスト削減とサプライチェーンの多様化を目的として、検討を行っています。
- TSMCの製造コスト上昇理由：、2nmなど先端技術の複雑化（GAA構造導入やEUV装置の高額化）と、米国工場建設など地政学的なサプライチェーン再構築コストの増加が主な理由です。
- TSMCとの差異：TSMCは2025年後半の量産に向けて、すでに歩留まり60%超と製造が安定しています。一方Samsungも同時期量産予定ですが、歩留まりが30〜50%台で、品質と実績でTSMCが優位です。
クアルコムらのSamsungへの2nmチップ製造委託
Qualcomm（クアルコム）とMediaTek（メディアテック）が次世代の2nmチップの製造委託先として、主要なサプライヤーであるTSMCに加えて、Samsung（サムスン）を検討しているという報道があります。
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この動きの背景には、主にTSMCの製造コスト高騰（特に2nmプロセスでの大幅な値上げの可能性）があり、QualcommやMediaTekがコスト削減とサプライチェーンの多様化を目的として、Samsungを代替または追加の製造委託先（マルチファウンドリ戦略）として検討しているとされています。
2nmプロセスとは何か
2nmプロセスとは、半導体チップの製造技術の世代を示す指標の一つで、回路を構成するトランジスタの微細化が2ナノメートル級に到達したことを意味します。
「2nm」という数字は、必ずしもトランジスタの実際の物理的な寸法を示すものではなく、その技術世代が従来のプロセスよりも高性能で高密度であることを表す「プロセスノード」または「プロセスルール」と呼ばれるもので、以下のような特徴を持っています。
1. トランジスタ構造の刷新：GAA（Gate-All-Around）の本格導入
2nmプロセスにおける最大の技術的革新は、トランジスタ構造が従来のFinFET（フィン型FET）からGAA（Gate-All-Around：ゲート・オール・アラウンド）へと本格的に移行することです。
- FinFET: トランジスタのチャネル（電流が流れる部分）を3方向からゲートが覆う立体構造。
- GAA: チャネル（ナノシートなど）をゲートが周囲の四方向すべてから完全に囲む構造。
このGAA構造により、トランジスタの電流制御能力が格段に向上し、リーク電流（漏れ電流）が大幅に抑制されます。その結果、トランジスタをより小さくしても、高性能と低消費電力を両立できるようになります。
2. 性能と電力効率の飛躍的な向上
微細化は、半導体の性能を向上させる「ムーアの法則」の根幹であり、2nmプロセスによって以下の効果が期待されます。
- 性能向上: 同じ消費電力で動作させた場合の処理速度の向上。
- 電力効率改善: 同じ性能を維持した場合の消費電力の大幅な削減（従来の7nm世代と比較して、同じ性能なら75%もの消費電力削減が可能という試算もあります）。
- 集積度の増加: チップ上に搭載できるトランジスタ数が増加し、より多機能で複雑な回路設計が可能になる（AIやデータセンター向けチップで特に重要）。
3. 先端技術の活用
2nmの極めて微細な回路を形成するためには、EUV（極端紫外線）リソグラフィと呼ばれる最先端の露光技術がフル活用されます。また、裏面電力供給（Backside Power Delivery）など、電源配線をトランジスタ層の裏側に配置して配線の混雑を解消し、電力供給効率を高める新技術も導入が計画されています。
2nmプロセスは、AI、自動運転、5G/6G通信など、高度な処理能力と省電力が求められる最先端技術の進化を支える基盤となります。
2nmプロセスとは、半導体チップの回路線幅を2ナノメートル級まで微細化する最先端の製造技術です。高性能化・省電力化のため、従来のFinFETに代わり、GAA（Gate-All-Around）トランジスタ構造を採用することが大きな特徴です。
TSMCの製造コスト高騰の理由は何か
TSMCの先端プロセス、特に2nmの製造コストが高騰している主な理由は、以下の3つの構造的な要因に基づいています。
1. 製造技術の複雑性によるコストの爆発的な増加
微細化が限界に近づくにつれて、チップの製造技術的な難易度とコストが指数関数的に増加しています。
- 技術的複雑性の爆発: 3nmから2nmへの移行では、従来のFinFET構造からGAA（Gate-All-Around）トランジスタという新しい構造への転換が必要です。この新構造の採用は、製造工程を極めて複雑にし、歩留まり（良品率）の確保にかかる投資が膨大になります。
- 研究開発費の増大: 原子数個分の極めて微細な回路を制御するため、材料科学、物理学など多岐にわたる分野でのブレークスルーが不可欠となり、研究開発費が急増しています。
- 製造装置の超高額化: 極端な微細加工に不可欠なEUV（極端紫外線）露光装置をはじめとする製造装置自体が非常に高額であり、設備投資額が巨額になります。
これらの技術的課題の克服にかかるコストが、微細化による集積度向上のメリットを上回り始め、「ムーアの法則の経済的限界」に達しつつあることが、価格上昇の大きな構造的要因です。
2. 地政学リスクとグローバル化に伴うコスト
米中対立などの地政学リスクの高まりや、サプライチェーンの再構築が製造コストを押し上げています。
- 海外工場でのコスト増加: 各国政府の要請やリスク分散のため、TSMCは日本（熊本）、アメリカ（アリゾナ）などで製造拠点のグローバル展開を進めています。特に米国工場では、人件費、材料調達、サプライチェーンの整備コストなどが、台湾での製造に比べ5〜20%高いとされており、このコストが製品価格に転嫁されています。
- 経済安全保障のコスト: サプライチェーンの強靭化や経済安全保障という「見えない価値」のコストが、半導体の価格に構造的に組み込まれ始めていると言えます。
3. 市場における圧倒的な支配力
TSMCは、特に最先端プロセスにおいて他社の追随を許さない圧倒的な技術的優位性と市場シェア（ファウンドリ市場で70%超）を持っています。
- 価格決定力: 競合が少なく、代替が困難な状況にあるため、TSMCは価格決定において強い立場にあり、高い粗利益率（目標53%以上）を維持するために強気な価格戦略を打ち出すことが可能です。
- 顧客の選択肢の少なさ: 主要顧客であるApple、NVIDIA、Qualcommなどの巨大テック企業は、TSMCの安定した歩留まりと最先端技術を必要としており、価格が高騰してもTSMCへの依存度が高い状態にあります。
TSMCの製造コスト高騰は、2nmなど先端技術の複雑化（GAA構造導入やEUV装置の高額化）と、米国工場建設など地政学的なサプライチェーン再構築コストの増加が主な理由です。
2nmプロセスのサムスンの状況はどうか
Samsung（サムスン）は、2nmプロセス技術（2nm GAA）の開発に注力しており、以下のようにファウンドリ事業の信頼回復とTSMCとの差を縮めるための重要な試金石と位置づけています。
1. 構造と量産計画
- 技術構造: 2nmプロセスでは、TSMCより先行して3nmから導入したGAA（Gate-All-Around）トランジスタ構造を採用しています。
- 量産時期: 2nmプロセスの本格的な量産開始は2025年後半（一部報道では2025年9月下旬）を予定しています。
- 初期顧客: 自社の次世代フラッグシップスマートフォン「Galaxy S26」シリーズ向けのチップ「Exynos 2600」に採用される見込みです。また、Qualcommなど他社の受注獲得にも積極的です。
2. 歩留まり（良品率）の状況
Samsungは、過去の3nmプロセスで歩留まりの課題に直面しましたが、2nmプロセスでは比較的順調に進展していると報じられています。
- 現在の歩留まり（試作段階）: 試作段階の歩留まりは、報道によって30%から40%に達したとされています。
- 課題: 商業的に安定した量産体制を築くには、60%から70%程度の歩留まりが必要とされており、TSMCがすでに60%以上の歩留まりを達成しているという情報と比較すると、まだ改善の余地があります。
3. 市場への影響
TSMCが製造コストを引き上げる中、Samsungは競合他社に対して価格面で魅力的な条件を提示し、QualcommやMediaTekなどの大手顧客を取り込む好機と捉えています。2nmプロセスで安定した品質と歩留まりを証明できれば、TSMCとの市場シェアの差を縮小できる可能性があります。
Samsungは2025年後半の2nm GAA（Gate-All-Around）プロセス量産開始を目指し、自社チップExynos 2600を推進中です。試作歩留まりは改善傾向ですが、TSMCに追いつくため、さらなる向上が鍵です。
インテルなど他社の2nmプロセスの状況は
QualcommとMediaTekが製造委託先を検討しているTSMCとSamsungの他に、Intel（インテル）と日本の新会社Rapidus（ラピダス）2nm級の最先端プロセスに参入しようとしており、競争は三つ巴以上になっています。
1. Intel (インテル)
Intelは、ファウンドリ事業（IFS: Intel Foundry Services）で世界第2位を目指す「5ノード4年間」計画を進めており、TSMC/Samsungの2nmプロセスに相当する独自のノードを開発しています。
- プロセスノード: 「Intel 20A」（2nm級）と、さらに次世代の「Intel 18A」（1.8nm級、TSMC/Samsungの2nmに実質的に競合）
- 技術的特徴: 20A/18Aでは、GAA構造に相当する「RibbonFET」と、電源供給をウェハー裏側から行う「PowerVia」（裏面電源供給）技術を初めて導入します。
- 開発状況: 2025年前半にIntel 18Aでのチップ製造を開始し、2025年後半には量産を開始する予定です。一部の第三者評価では、Intel 18AがTSMCやSamsungの2nm級プロセスを上回る性能ポテンシャルを持つ可能性も示唆されています。
2. Rapidus (ラピダス)
日本が国策として推進する新会社で、TSMCやSamsungに遅れをとった日本の半導体製造技術の挽 回を目指しています。
- 目標: 2027年に2nmロジック半導体の量産体制を確立することを目指しています。
- 技術提携: 米国IBMと戦略的パートナーシップを結び、IBMが開発した2nm GAA技術のライセンス供与を受けています。
- 開発状況: 北海道千歳市に建設中の新工場（IIM-1）で、2025年4月より試験生産を開始し、2027年の量産に向けた準備を急ピッチで進めています。巨額の資金調達と技術的な立ち上げのスピードが、今後の鍵となります。
2nm級プロセスでは、TSMC、Samsung、Intelの3社が2025年頃から激しく競合する見通しであり、Rapidusがこれを追う展開となっています。
インテルは2nm級のIntel 18Aプロセスを2025年後半に量産開始予定で、技術的にTSMC/Samsungに対抗。日本のRapidusは2027年の量産を目指しIBM技術で開発中です。
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