2.5次元実装での平坦性　平坦性が重要な理由は何か？なぜシリコンは平坦性に優れるのか？

この記事で分かること

2.5次元実装での平坦性

　チップの微細化による性能向上の限界が見え始めていることから、半導体製造において前工程から後工程へと性能向上開発の主戦場が移り始めています。複数のチップを効率的に組み合わせて性能を引き出す「後工程」の重要性が増しています。

　前回は機械的強度に関する記事でしたが、今回は2.5次元実装の基板に必要な物性である平坦性に関する記事となります。

2.5次元実装での平坦性について

　2.5次元（2.5D）実装における平坦性（Planarity）は、特に重要な課題の一つです。

　2.5D実装は、一般的にシリコンインターポーザや有機インターポーザなどの基板上に、複数のダイ（ICチップ）を横に並べて高密度に統合する技術です。この実装において、「平坦性」は主に以下の2つの側面に影響します。

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1. バンプ接続の信頼性

• 課題: 複数のダイをインターポーザ上に、またはインターポーザをパッケージ基板上にフリップチップボンディング（主にマイクロバンプやCuピラーバンプを使用）する際、各接続点（バンプ）の高さが均一でなければなりません。
• 影響: インターポーザやダイの表面の反り（Warpage）や局所的な凹凸があると、バンプ接続時に一部のバンプに過度な応力がかかったり、逆に接触不良が生じたりするリスクが高まります。
• 要求: 高密度・微細ピッチ化が進むにつれて、バンプの直径やピッチが小さくなるため、要求される平坦性・均一性（Co-planarity）の精度はますます厳しくなります。

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2. 製造プロセスにおける均一性

• 課題: 特に薄型化されたインターポーザや有機インターポーザは、製造プロセス（例：配線層形成、ビア形成、ダイの組み立て、熱圧着など）における熱履歴や応力によって反りや寸法不安定性が生じやすいです。
• 影響:
  • リソグラフィ: 反りがあると、インターポーザ上の微細な配線（RDL）を形成するための露光プロセスで、焦点深度から外れてしまい、パターンの位置精度（Registration）や均一性が損なわれます。
  • 化学機械研磨（CMP）: CMPプロセスでの平坦性が不十分だと、後の配線形成やビア形成に悪影響を及ぼします。
  • ダイアセンブリ: 反りがあると、複数のダイを正確な位置に接着・接続することが困難になります。
• 要求: 高い歩留まりと信頼性を確保するためには、インターポーザやパッケージ全体の製造過程を通じて、厳格な平坦性と寸法安定性の管理が不可欠です。

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解決策と技術的アプローチ

　平坦性の課題に対処するため、以下のような技術が導入されています。

• インターポーザ材料の改良: 熱膨張率の低い材料（例：シリコン）の使用や、有機インターポーザにおける低熱膨張（Low CTE）材料の開発。
• 応力緩和: パッケージ全体の反りを抑制するために、スティフナーリング（Stiffener Ring）などの補強部材をインターポーザ周囲に追加する。
• 薄膜接着剤: ダイとインターポーザ間の接着に、ボイド（気泡）やはみ出し（Protrusion）を最小限に抑える薄膜接着剤や、ハイブリッドボンディング（Cu-Cu Hybrid Bonding）などの新しい接合技術の採用。
• 製造プロセスの最適化: 熱圧着（Thermo-Compression Bonding）時の温度プロファイルや圧力の精密な制御、およびシミュレーションによる反り挙動の予測と設計へのフィードバック。

　このように、2.5D実装における平坦性は、高性能化と高密度化を達成するための主要な技術的障壁であり、材料、設計、プロセスにわたる総合的な対策が求められています。

シリコン、ガラス、有機材の平坦性について

　2.5次元実装において、シリコン、ガラス、有機材の各インターポーザ材料は、それぞれ異なる特性を持つため、平坦性（Planarity）の課題と対策も異なります。

　特に、平坦性とは、インターポーザ自体の反り（Warpage）と、その上に形成されるバンプ接続面の均一性（Co-planarity）の二つが重要になります。

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1. シリコン (Si) インターポーザ

項目	特性・課題	平坦性の課題
反り	低い。熱膨張係数（CTE）が低く、材料自体が硬いため、熱による反りが最も小さい。	薄型化時のエッジプロファイル（ナイフエッジ化）や、TSV（Through-Silicon Via）形成による応力が局所的な平坦性に影響を与えることがある。
接続面の均一性	極めて高い。半導体プロセス（リソグラフィ、CMP）を適用するため、マイクロバンプやRDL（再配線層）の高さや位置精度が最も優れている。	Co-planarityの要求に対しては最も有利。
製造規模	ウェーハスケール（直径300mmなど）に限定されるため、大型パッケージへの適用は難しい。	–

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2. ガラス (Glass) インターポーザ

項目	特性・課題	平坦性の課題
反り	中程度。シリコンよりは高いCTEを持つが、有機材よりは低く、硬いため、寸法安定性が比較的高い。	ガラス表面に形成する配線層（RDL）やTGV（Through-Glass Via）プロセスにおける熱処理での反りの制御が必要。
接続面の均一性	高い。シリコンに匹敵するファインピッチ（微細間隔）の形成が可能であり、有機材よりも高い均一性が得られる。	有機材への転換時の課題（有機材のCTE不一致）に比べ、より高い精度での接続面の均一性を実現しやすい。
製造規模	パネルスケール製造の可能性があり、シリコンよりも大きなサイズに対応しやすい。	–

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3. 有機材 (Organic) インターポーザ

項目	特性・課題	平坦性の課題
反り	最も大きい。CTEが非常に高く（シリコンやガラスの数倍〜数十倍）、プロセス温度変化や吸湿による反り（Warpage）が最大の課題。	複数のチップやRDL層を形成する際の熱履歴により反りが生じやすく、バンプ接続時に致命的な接触不良やクラックを引き起こすリスクが高い。
接続面の均一性	最も低い（他の二つと比較して）。配線形成は一般的にサブトラクティブ法やセミアディティブ法で行われ、シリコンやガラスの半導体プロセスに比べ、微細性や均一性が劣る。	ファインピッチバンプへの対応には、特別な低CTE有機材料やガラスキャリアの使用など、高い技術的対策が必要。
製造規模	大型パネルスケールでの製造が可能であり、コスト面で最も優れる。	大きなサイズであるがゆえに、熱による反りの絶対量が大きくなるため、プロセス中の反り制御が非常に重要となる。

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平坦性に関するまとめ

材料	反りの傾向	接続面の均一性	メインの課題
シリコン	最も低い	最も高い	コスト高、サイズ制限
ガラス	中程度	高い	TGV形成技術、熱伝導率（改善可能）
有機材	最も高い	中〜低	高CTEによる大きな反り、微細化の限界

　現在のトレンドとして、シリコンの高精度と有機材の低コスト・大面積の長所を両立させるため、ガラスインターポーザや、低CTEの有機材料を用いた有機インターポーザの研究開発が進められています。

スティフナーリングとは何か

　スティフナーリング（補強リング）は、特に2.5次元/3次元実装や大型半導体パッケージにおいて、パッケージやインターポーザの反り（Warpage）を抑制し、機械的強度を向上させるために使用される部品です。

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目的と機能

　スティフナーリングの主な役割は以下の通りです。

1. 反り（Warpage）の抑制:
   • 2.5次元実装で使用されるインターポーザ（シリコン、ガラス、有機材）や、パッケージ基板は、複数のチップの搭載や製造時の熱処理（特にリフローやボンディング）によって、大きな熱膨張差（CTEミスマッチ）が生じ、反りが発生しやすくなります。
   • スティフナーリングは、このインターポーザの外周に固定され、剛性の高い骨組みとして機能することで、反りの発生を大幅に抑制します。
2. パッケージの保護と剛性の確保:
   • 薄く大型化したインターポーザやパッケージを、組み立てや輸送の際の外部応力から保護し、機械的な強度と安定性を保ちます。
3. ヒートシンク接続面の平坦性確保:
   • パッケージの上面に取り付けられるヒートシンク（放熱器）との接触面を、反りなく平坦に保ちます。これにより、ヒートシンクとチップ（またはヒートスプレッダ）間の熱抵抗を最小限に抑え、放熱性能を維持します。

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2.5次元実装における重要性

　2.5次元実装では、複数のダイを高密度に集積し、極めて微細なピッチのマイクロバンプでインターポーザに接続します。

• 平坦性の維持が必須: パッケージ全体の反りがわずかでも生じると、バンプ接続時に接触不良や、特定のバンプへの過剰な応力集中が発生し、歩留まりと信頼性を致命的に低下させます。
• スティフナーリングは、この接続面の高い平坦性（Co-planarity）を確保するための、最も効果的な手段の一つです。

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材料

　スティフナーリングには、主に以下の材料が使用されます。

• 銅（Cu）：優れた熱伝導性を持ちますが、CTEがやや高めです。
• アルミニウム（Al）：軽量で、加工しやすいです。
• 低CTE合金（例：インバー、コバール）：インターポーザの材料に近い低い熱膨張係数を持つ金属が理想的です。特に、シリコンインターポーザのCTEに近くなるよう設計されます。
• セラミックス：高い剛性と低いCTEを持ちますが、加工が難しい場合があります。

　通常、インターポーザやパッケージ基板と熱膨張係数（CTE）が近い材料を選択し、反り抑制効果を最大化します。

シリコンの反りが小さい理由は何か

　シリコン（Si）の反りが小さい主な理由は、その材料の特性と製造プロセスにあります。

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1. 熱膨張係数（CTE）が非常に低い

　最も大きな理由は、シリコンの熱膨張係数（Coefficient of Thermal Expansion, CTE）が極めて低いことです。

• CTEの低さ: シリコンのCTEは、室温付近で約 2.6×10^-6/℃ 程度であり、一般的な有機パッケージ基板材料（約 18 ×10^-6/℃）や、金属（銅：約 17 × 10^-6/℃）と比較して一桁近く小さいです。
• 熱応力の発生抑制: 2.5次元実装やパッケージ製造プロセスでは、複数の材料を重ねて高温で処理します。この際、CTEの差が大きいほど、冷却時に大きな熱応力が生じ、それが反りの原因となります。
• シリコンはCTEが低いため、インターポーザとして使用される場合、その上に載るICチップ（これもシリコン製）とのCTE差が非常に小さく、熱応力の発生が最小限に抑えられ、反りが小さくなります。

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2. ヤング率（剛性）が非常に高い

• 高い剛性: シリコンは非常に硬い材料であり、ヤング率（剛性）が非常に高いです。
• 変形しにくさ: 外部からの応力や、わずかに生じる内部の熱応力に対しても、変形しにくい性質を持っています。そのため、薄いウェーハやインターポーザであっても、一度反りが発生してもそれを維持しようとする力が強く、全体として大きな反りになりにくいです。

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3. 製造プロセスの均一性

• 単結晶: シリコンは、ほぼ完璧な単結晶構造で作られます。この均一な結晶構造のおかげで、材料内部に大きな応力ムラや不均一な性質がほとんどありません。
• 半導体製造技術: インターポーザの配線層（RDL）やTSV（貫通ビア）形成には、非常に高度に管理された半導体製造プロセス（フォトリソグラフィ、CMPなど）が使われます。これにより、膜厚やパターンの均一性が高く保たれ、これらが原因となる不均一な応力発生を防ぐことができます。

　これらの要因により、シリコンインターポーザは、ガラスや有機材料のインターポーザと比較して、反りが最も小さいという特長を持ちます。