半導体デバイスのビアホールの形成　ビアホールの役割は何か？どのように形成されるのか？

この記事で分かること

ビアホールの形成

　半導体の重要性が増す中で、前工程装置は世界的に成長が続いています。

　https://optronics-media.com/news/20250414/99245/

　特に中国は米中対立もあり、大幅な投資増加が続いています。今後も先端技術を駆使した半導体の需要増加と従来技術による成熟プロセスともにその重要性は増加するとみられています。

　今回はメタライゼーションの工程の一部でありビアホールの形成についての記事となります。

半導体の前工程とは

　半導体の前工程とは、シリコンウェハ上にトランジスタや配線などの微細な回路を形成する一連のプロセスのことです。ウェハを素材として、集積回路を作り込んでいく、半導体製造の最も重要な部分と言えます。非常に多くの精密な工程を経て、最終的な半導体チップの機能が決まります。

主な前工程は以下の通りです。

ウェハ準備

　シリコンインゴットの製造: 高純度のシリコンを溶解し、種結晶を用いて単結晶のシリコンインゴットを育成します。

• スライス: インゴットを薄い円盤状（ウェハ）にスライスします。
• 研磨: ウェハ表面を平坦かつ滑らかに研磨します。
• 洗浄: ウェハ表面の微細な異物や汚れを徹底的に除去します。

成膜

　ウェハ表面に、酸化膜、窒化膜、金属膜など、様々な薄膜を形成します。

• 成膜方法には、CVD（化学気相成長法）、スパッタリング（物理気相成長法）、ALD（原子層堆積法）などがあります。

フォトリソグラフィ

　ウェハ表面に感光材（フォトレジスト）を塗布します。

• 回路パターンが描かれたマスク（フォトマスク）を通して紫外線を照射し、レジストにパターンを焼き付けます。
• 現像液で不要なレジストを除去し、ウェハ上に回路パターンを形成します。

エッチング

　フォトリソグラフィでパターン形成されたレジストをマスクとして、露出した成膜を除去し、ウェハに回路パターンを転写します。

• エッチングには、液体を用いるウェットエッチングと、プラズマを用いるドライエッチングがあります。

不純物導入（ドーピング）

　半導体特性を持たせるために、リンやボロンなどの不純物をウェハ中に注入します。

• イオン注入法などが用いられます。

平坦化（CMP: Chemical Mechanical Polishing）

　表面の凹凸をなくし、平坦にするための処理です。

• 化学的な腐食と 研磨を同時に行います。

配線形成（メタライゼーション）

　形成されたトランジスタなどの素子間を金属配線で接続します。

• スパッタリングなどで金属膜を形成し、フォトリソグラフィとエッチングで配線パターンを作ります。

これらの工程を何度も繰り返し行うことで、複雑な集積回路がウェハ上に形成されます。前工程は、半導体の性能や品質を大きく左右する、非常に重要なプロセスです。

ビアホールの役割は何か

　半導体前工程における「ビアホール（Via Hole）」は、多層配線構造において、異なる層の配線を電気的に接続するための非常に重要な役割を担っています。

具体的には、以下のような機能と役割があります。

層間接続（垂直方向の接続）

• 半導体デバイスは、トランジスタなどの素子を形成する基板の「FEOL（Front End Of Line）」層の上に、複数の配線層が積み重ねられた「BEOL（Back End Of Line）」構造を持っています。
• これらの配線層は、それぞれが独立した信号経路を持っていますが、回路として機能させるためには、異なる層にある配線同士を電気的に接続する必要があります。
• ビアホールは、この層間接続のために、層間絶縁膜を貫通して形成される「穴」であり、この穴に金属（通常は銅やタングステン）が埋め込まれることで、電気的な経路が確保されます。
• これにより、複雑な回路を3次元的に構築することが可能になり、デバイスの小型化と高密度化に貢献します。

信号伝達

• ビアホールは、電気信号が配線層間をスムーズに伝達されるための導電経路となります。
• ビアホールの抵抗や寄生容量は、信号遅延やノイズの原因となるため、その特性はLSIの高速性能に直結します。微細化が進むにつれて、ビアホールのサイズを小さくし、抵抗を低減することが重要になります。

放熱性の向上（特に一部のデバイスにおいて）

• 一部のパワーデバイスや高周波デバイスなど、動作中に大量の熱を発生する半導体では、ビアホールを介して熱を効果的に基板やパッケージの裏面に逃がす役割を担うことがあります。この場合、ビアホール内部に金属を埋め込むことで、高い熱伝導性を利用して放熱性を向上させます。

設計自由度の向上とチップ面積の縮小

• 多層配線においてビアホールが存在することで、配線の交差や複雑な接続が可能になり、より効率的な回路設計が可能になります。
• 特に、近年では、下層から上層まで同じ位置にビアホールを積み上げる「スタックドコンタクト」といった手法も用いられ、ビアホールの位置によるデバイス設計の制約が少なくなり、チップ面積の縮小に大きく貢献しています。

ビアホール形成のプロセス

　ビアホールは、一般的に以下の工程で形成されます。

1. 層間絶縁膜の形成: まず、前の層の上に絶縁膜（シリコン酸化膜など）を形成します。
2. レジスト塗布と露光: ビアホールを形成する位置に感光性樹脂（レジスト）を塗布し、紫外線などで露光してパターンを形成します。
3. エッチング: レジストで覆われていない部分の層間絶縁膜をプラズマエッチングなどで除去し、ビアホールとなる穴を開けます。
4. 金属充填: 開けられたビアホール内に、バリアメタル層を介して銅やタングステンなどの金属を充填します。銅の場合は、電解めっきとCMP（化学機械研磨）を組み合わせたダマシン法が主流です。

　このように、ビアホールは半導体デバイスの多層配線構造において、電気的接続、信号伝達、放熱、そして設計の自由度向上という多岐にわたる重要な役割を担っており、半導体技術の進化とともにその形成技術も高度化しています。

層間絶縁膜にはどのような物質が使用されるか

　半導体前工程における層間絶縁膜（Inter-Level Dielectric: ILDまたはInter-Metal Dielectric: IMD）には、主に以下の目的から様々な材料が使用されます。

• 配線間の電気的絶縁: 異なる配線層同士が短絡しないように、高い絶縁性が必要です。
• 寄生容量の低減: 配線間の寄生容量を低く抑えることで、信号遅延やクロストークを防ぎ、LSIの高速化に貢献します。
• プロセス適合性: 成膜温度、エッチング特性、機械的強度などが、半導体製造プロセスに適している必要があります。

主要な層間絶縁膜材料

　主に以下の種類の材料が使用されます。

1. シリコン酸化膜 (SiO₂):
   • 歴史的にもっとも広く使われている材料であり、現在でも多くのプロセスで利用されています。
   • CVD（化学気相成長）法で成膜されることが一般的で、特にP-TEOS（テトラエチルオルトシリケートを原料とするプラズマCVD酸化膜）は低温成膜が可能で、緻密な膜質と被覆性に優れています。
   • 比誘電率は約3.8〜4.0です。
   • 初期には、膜質を改善し、平坦化を助けるためにリン(P)やホウ素(B)を添加したPSG（Phospho Silicate Glass）やBPSG（Boro-Phospho Silicate Glass）なども使われました。
2. 低誘電率（Low-k）材料:
   • LSIの微細化に伴い、配線間の距離が縮まり、シリコン酸化膜では寄生容量が問題となるため、より低い誘電率を持つ材料が開発・導入されてきました。
   • Low-k材料は、大きく分けて無機系と有機系、そしてポーラス（多孔質）材料に分類されます。
   • 無機系Low-k材料:
     • SiOF（フッ素添加シリコン酸化膜）: シリコン酸化膜にフッ素を添加することで、誘電率を下げた材料です。比誘電率は約3.4〜3.8程度です。
     • SiOC:H (SiCOH、シリコンカーバイド酸化膜): シリコン、酸素、炭素、水素を含む材料で、炭素の導入により誘電率が低下します。CVD法で成膜され、現在の主流のLow-k材料の一つです。比誘電率は2.5〜3.0程度（Black Diamondなどが有名）。
   • 有機系Low-k材料:
     • ポリイミド、BCB (ベンゾシクロブテン) など、有機高分子材料が使われることがあります。
     • 一般的に、無機系材料よりも低い比誘電率（2.0〜3.0程度）を実現しやすいですが、機械的強度や熱安定性、プロセス適合性（例えばエッチング耐性）に課題がある場合があります。
   • ポーラス（多孔質）Low-k材料:
     • 膜中に微細な空孔を意図的に導入することで、誘電率をさらに低減した材料です。空気の誘電率が非常に低い（約1）ことを利用しています。
     • 比誘電率を2.5以下にすることが可能ですが、空孔があるため機械的強度が低下し、エッチングやCMPなどの後工程でのダメージを受けやすいという課題があります。

Low-k材料の重要性

　LSIの高速化には、配線抵抗の低減（銅配線の採用）と、配線間寄生容量の低減（Low-k膜の採用）が不可欠です。特に、先端プロセスノードでは、配線遅延がゲート遅延よりも支配的になるため、Low-k材料の開発と導入は非常に重要です。

まとめ

　現在、層間絶縁膜の主流は、高性能化のためにLow-k特性を持つSiOC:H（SiCOH）系の材料に移行しており、さらに微細化が進むにつれて、より低い誘電率を持つポーラスLow-k材料や、さらなる新材料の研究開発が進められています。

なぜ、プラズマで層間絶縁膜を除去できるのか

　プラズマによって層間絶縁膜（主にシリコン酸化膜 SiO2​ やLow-k材料）を除去できるのは、プラズマ中の活性種による化学反応と、イオン衝突による物理的スパッタリングの組み合わせによるものです。このプロセスを「プラズマエッチング（ドライエッチング）」と呼びます。具体的なメカニズムは以下の通りです。

プラズマの生成

• 真空チャンバー内にエッチングしたい材料（層間絶縁膜）と反応するガス（エッチングガス）を導入します。
• このガスに高周波電力（RFパワー）などの高エネルギーを加えることで、ガス分子が電離・分解され、電子、イオン、ラジカル（中性の活性種）などからなる「プラズマ」状態が生成されます。
• 例えば、シリコン酸化膜のエッチングには、CF4​（四フッ化炭素）や$\text{CHF}_3$（トリフルオロメタン）といったフッ素系のガスがよく用いられます。

化学反応（ラジカルエッチング）

• プラズマ中で生成されたフッ素ラジカル（F・）などの活性種が、層間絶縁膜（SiO2​など）の表面に到達し、化学反応を起こします。
• SiO2​の場合、フッ素ラジカルと反応して揮発性のガスを生成します。

• この揮発性のガスは、真空ポンプによってチャンバー外に排気されます。これが化学的なエッチングのメカニズムです。

物理的スパッタリング（イオンアシストエッチング）

• プラズマ中には、正に帯電したイオンも存在します。これらのイオンは、電場によって加速され、ウェハー表面に垂直に近い方向で衝突します。
• イオンの衝突によって、層間絶縁膜の表面原子が物理的に弾き飛ばされたり（スパッタリング）、化学反応を促進するエネルギーが与えられたりします。
• このイオンの指向性のある衝突が、エッチングの異方性（縦方向にはエッチングが進むが、横方向には進みにくい特性）を生み出し、微細なビアホールやトレンチを高精度に形成することを可能にします。

なぜプラズマが優れているのか？

• 異方性エッチング: 液体を使用するウェットエッチングが基本的に等方性（あらゆる方向にエッチングが進むため、レジストの下も削れてしまうアンダーカットが発生しやすい）であるのに対し、プラズマエッチングはイオンの指向性を利用して、垂直な壁面を持つ微細な構造を形成できます。これは、LSIの微細化において極めて重要です。
• 材料選択性: 使用するガスの種類やプラズマの条件を調整することで、特定の材料（例: SiO2​）だけをエッチングし、他の材料（例: シリコン基板やレジスト）はエッチングしない、という高い選択性を持たせることが可能です。これにより、必要な部分だけを正確に加工できます。
• クリーンなプロセス: ウェットエッチングのように大量の化学液を使用しないため、廃液処理が少なく、よりクリーンなプロセスです。

　このように、プラズマエッチングは、化学反応と物理的衝突の相乗効果により、層間絶縁膜を高精度かつ選択的に除去する、半導体製造に不可欠な技術となっています。