インテル「Intel 18A」のウェハー生産開始　18Aプロセスとは何か？どんな技術が必要なのか？

この記事で分かること

インテル「Intel 18A」のウェハー生産開始

　インテルは、次世代半導体製造プロセス「Intel 18A」のウェハー生産を、予定より前倒しで米アリゾナ州にある新工場「Fab 52」で開始しています。

　https://pc.watch.impress.co.jp/docs/news/2053427.html

　当初は2025年半ば頃の予定でしたが、2025年3月頃には初期生産が開始され、その後本格的な生産体制へと移行しています。

18Aプロセスとは何か

　Intel 18Aプロセスとは、インテルが開発した次世代の最先端半導体製造技術であり、業界で一般的に「2nm級（1.8nmクラス）」に相当するプロセスノードです。

　インテルの製造技術ロードマップ「5N4Y（4年間で5つのノード）」の最終段階にあたり、同社が半導体製造の技術的優位性を再び確立するための最重要技術と位置づけられています。

---

18Aプロセスの主要な革新技術

　Intel 18Aプロセスの核となるのは、トランジスタ構造と電力供給システムにおける2つの根本的な技術革新です。

1. RibbonFET（リボンFET）

• 技術: FinFETに代わる新しいトランジスタ構造で、GAA（Gate-All-Around：全周ゲート）アーキテクチャのインテル独自の名称です。
• 特徴: ゲート（スイッチ）がチャネル（電流の通り道）を四方八方から完全に囲む構造になっています。
• 効果: トランジスタをより正確に制御できるようになり、リーク電流（無駄な電力消費）が減少し、性能と電力効率が大幅に向上します。

2. PowerVia（パワーヴィア）

• 技術: 業界初となる裏面電源供給システム（BSPDN：Backside Power Delivery Network）のインテル独自の名称です。
• 特徴: チップの裏側から電力を供給する経路を設け、信号線が集中している表面の配線層と電力供給経路を分離します。
• 効果:
  • 電力供給の効率が向上し、電圧降下を低減。
  • 信号配線の混雑が解消され、トランジスタの密度が向上し、回路設計の柔軟性が高まります。
  • 性能や電力効率の向上に大きく寄与します（Intel 3プロセスと比較してワット当たり性能が15%以上向上）。

---

期待される性能向上と戦略的意義

　Intel 18Aプロセスは、インテルの競争力を高め、ファウンドリ（半導体受託製造）事業の柱となることが期待されています。

• 性能・効率の改善: Intel 3プロセス（7nm級）と比較して、ワット当たり性能が15%以上向上し、トランジスタ密度が30%増加するとされています。これにより、チップの高速化と消費電力の削減が実現します。
• 競合との比較: 競合他社の次世代プロセスノード（例：TSMCのN2）と技術的に互角以上で競合できる、インテルにとって久々の最先端技術と評価されています。特にPowerViaは、他社に先駆けて導入される大きな差別化要因です。
• 最初の製品: このプロセスで製造される最初の主要製品は、次世代AI PC向けCPU「Panther Lake」（Core Ultra series 3）およびデータセンター向けCPU「Xeon 6+」です。

インテル以外のメーカーの動向は

　インテル（Intel）の18Aプロセス（実質的な2nm級）以外で、同等の最先端である2nmプロセスの開発および生産を目指している主要なメーカーは以下の通りです。

　これらの企業間で、2nmプロセスの量産化を巡る激しい競争（覇権争い）が繰り広げられています。

メーカー名	国/地域	プロセス名/相当	量産開始目標時期	状況/特記事項
TSMC	台湾	N2 (2nm)	2025年後半	圧倒的な市場シェアを持つファウンドリ最大手。台湾で2025年第4四半期に量産開始予定。
Samsung Electronics	韓国	2nmプロセス	2025年	3nmプロセスで世界初のGAAトランジスタ量産を開始。2nmでもGAA技術を採用し、2025年の量産開始を目指している。
Rapidus	日本	2nmプロセス	2027年	日本の新興ファウンドリ。IBMとの技術提携により、2027年頃の量産開始を目指し、北海道千歳市で工場の建設を進めている。

各社の状況

1. TSMC（Taiwan Semiconductor Manufacturing Company）

• 技術: 「N2」プロセスノード。インテル同様に、GAA（Gate-All-Around）トランジスタを採用すると見られています。
• 目標: 2025年後半（第4四半期）に台湾で量産を開始する計画で、初期生産能力の半分をAppleなどの主要顧客が確保していると報じられています。

2. Samsung Electronics（サムスン電子）

• 技術: 3nmプロセスでGAAトランジスタを世界で初めて量産しており、2nmプロセスでもGAAを導入します。
• 目標: 2025年の量産開始を目指して開発を進めています。3nmでは歩留まり（良品率）の課題が報告されていましたが、2nmでは比較的順調に進展しているという報告もあります。

3. Rapidus（ラピダス）

• 技術: 米国IBMとの提携により、2nm世代の技術開発を進めています。
• 目標: 2027年の量産開始を目指しており、北海道千歳市にパイロットライン（試作ライン）を建設中です。日本の「日の丸半導体」復活を担う存在として、国から強力な支援を受けています。

2nm実現に必要な技術は何か

　2nm世代の最先端半導体を実現し、性能と電力効率を飛躍的に向上させるには、主に以下の革新的な技術が不可欠です。

---

1. 次世代トランジスタ構造：GAAトランジスタ（Gate-All-Around）

　従来のFinFET構造の限界を打破するために、トランジスタの構造自体を刷新する技術です。

• GAAの仕組み: 電流の通り道となるチャネルを、ゲート電極が四方（全周）から完全に囲む構造です。これにより、電流の流れを極めて精密に制御できるようになります。
• 効果: 微細化に伴って深刻化するリーク電流（電流の漏れ）を大幅に抑制し、トランジスタのオン/オフ制御能力が向上します。結果として、消費電力の削減と高性能化を両立できます。
• メーカーによる呼称: インテルは「RibbonFET」と呼んでいます。サムスンは独自技術として「MBCFET（Multi-Bridge Channel FET）」を導入しています。

---

2. 電力供給の革新：裏面電源供給（BSPDN）

　トランジスタへの電力供給方法を変えることで、信号伝達の効率と集積度を向上させる技術です。

• 仕組み: 従来のチップでは、電源線と信号線がチップの表面で混在していましたが、この技術では電源線をトランジスタ層の裏面に配置し、信号線と分離します。
• 効果:
  • 信号品質の向上: 電源線と信号線の干渉（ノイズ）を防ぎ、信号伝送をより安定させます。
  • チップ面積の有効活用: 表面の配線スペースが整理され、より高密度にトランジスタや信号線を配置できます（集積度の向上）。
  • 電力効率の改善: 電源供給経路が短くなることで、電圧降下や電力損失が減少し、チップ全体の電力効率が向上します。
• メーカーによる呼称: インテルは「PowerVia」と呼んでいます。

---

3. 超微細加工技術：EUVリソグラフィ

　2nmという極限的な微細パターンを正確に形成するために必須となる製造技術です。

• EUV（極端紫外線）: 波長が13.5nmという極めて短い紫外線を使用することで、従来の露光技術では不可能だった超微細な回路パターンをシリコンウェーハ上に転写します。
• 重要性: GAAトランジスタのナノシートや、それに伴う極小配線を高い精度で、かつ安定した歩留まり（良品率）で量産するために不可欠な技術です。

　これらの技術に加え、複数のチップを組み合わせて一つのシステムとして機能させるチップレット（3次元パッケージング）技術も、2nm世代の高性能半導体の進化を支える重要な要素となっています。

今後も微細化は進むのか

　半導体の「微細化」は、厳密な意味では物理的な限界に近づいていますが、集積度と性能の向上を指す広義の「進化」は今後も続きます。

　従来の平面的な微細化だけでなく、立体的な構造変化や新しい集積技術を組み合わせることで、ムーアの法則（集積度が2年で2倍になるという経験則）は形を変えて延命されています。

---

1. 物理的・経済的な限界と直面

　半導体微細化の主要な課題は、原子レベルに近づくことで生じる「物理的限界」と、技術開発・製造コストが膨大になる「経済的限界」です。

• 物理的限界: トランジスタのサイズが原子数個分のオーダー（約）に近づくと、電子が制御をすり抜けて漏れるリーク電流や、量子効果が顕著になり、従来の動作が難しくなります。
• 経済的限界: EUV（極端紫外線）露光装置など、最先端の製造装置は非常に高価であり、開発コストも高騰しています。このため、微細化の恩恵がコスト増を上回りにくくなっています。

---

2. 微細化を継続させる「3つの進化の方向性」

　これらの限界を乗り越えるため、半導体の進化は従来の平面的な微細化（More Moore）から、以下の3つの方向性へとシフトしています。

① トランジスタの「立体化」

　平面的な限界を克服するため、トランジスタ構造が立体化しています。

• GAA（Gate-All-Around）: 2nm世代で導入されるこの技術は、トランジスタのチャネルをゲートが四方から囲むことで、微細化しても電流制御能力を維持します。インテルのRibbonFETやサムスンのMBCFETがこれにあたります。

② パッケージの「多層化・多機能化」

　チップ単体で微細化するのではなく、複数のチップを組み合わせて性能を向上させるアプローチです。

• チップレット技術 (More than Moore): 機能ごとに分割された小さなチップ（チップレット）を、一つのパッケージ内で高密度に接続・統合する技術です。これにより、異なるプロセスで製造されたチップ（例：高性能コアと入出力部）を組み合わせることができ、コスト効率と柔軟性が向上します。
• 3D積層: メモリ（NANDフラッシュ）ではすでに多層化が進んでいますが、ロジックチップでも垂直方向の積層（3Dパッケージング）が進み、単位面積当たりの集積度を高めます。

③ 新原理・新材料への挑戦

　既存のCMOS技術（電荷制御）の枠を超え、全く新しい原理や材料を探る研究です。

• Beyond CMOS: 電子のスピンを利用したデバイスや、原子スイッチなど、電荷の代わりにスピンや原子の動きで情報を処理する次世代デバイスの研究開発が進んでいます。
• 新材料: シリコンに代わるグラフェンやカーボンナノチューブなど、原子レベルで制御可能な新材料の研究も、究極の微細化の鍵とされています。

　これらの技術革新により、「1nm」や「10オングストローム（）」といった次世代ノード（技術世代）の開発もロードマップに組み込まれており、半導体の集積度と総合性能は今後も加速的に進化していく見通しです。