この記事で分かること
- 回路線幅2ナノメートルの意味：回路幅2nmとは、トランジスタの物理的な長さではなく、最先端の微細加工技術により、チップ上のトランジスタ密度が飛躍的に高まり、性能向上と消費電力削減を実現した半導体世代を示す名称です。
- ２ナノメートル実現の判断基準：単一の物理寸法ではなく、GAAトランジスタの採用、前世代比の性能向上・消費電力削減、トランジスタ密度の増加、そして安定した歩留まりを総合的に評価して判断しています。
- 2ナノメートル以下の実現性：2nm以下の微細化に向けて、GAA構造の進化、背面給電技術、新材料導入、高NA EUV露光、3D積層などの研究開発が活発に進められています。TSMCやIntelは1.6nm、1.4nm相当の次世代プロセスを既に発表しています。
回路線幅2ナノメートルは何を意味するのか？
ラピダスは2025年7月18日、回路線幅2ナノメートル（nm）の最先端半導体の試作品を報道陣に初公開し、その動作確認に成功したと発表しました。
今回の試作品の成功は、ラピダスが掲げる国産最先端半導体の実現に向けた大きな一歩であり、今後の顧客獲得と資金調達が量産化の鍵を握ると見られています。
前回の記事では、２ナノメートル実現の重要性やラピダスやライバル企業の動向について解説しましたが、今回は回路幅2nmの意味についての記事となります。
回路幅2nmの意味は
半導体の回路幅における「2nm（ナノメートル）」という表現は、現在の半導体技術の最先端を示す指標であり、厳密に「どこか特定の物理的な長さが2ナノメートル」という意味ではありません。
かつては、半導体チップの構成要素であるトランジスタの「ゲート長」という、電子が流れる経路の物理的な長さを指していましたが、技術が微細化するにつれて、この単純な定義は実情と合わなくなりました。
現在の「2nm」といったプロセスノードの名称は、主に以下の要素を総合的に表す「世代名」あるいは「マーケティング的な指標」となっています。
- トランジスタの密度向上: 同じ面積により多くのトランジスタを詰め込むことができるようになったことを示します。数値が小さいほど高密度です。
- 性能向上: チップ全体の処理速度や演算能力が向上したことを意味します。
- 消費電力削減: 同一性能であれば、より少ない電力で動作するようになったことを意味します。
- 製造技術の進化: 極端紫外線（EUV）リソグラフィなどの最先端の微細加工技術が用いられていることを象徴しています。
つまり、2nm半導体とは、「これまでの技術世代と比較して、最も進んだ微細加工技術が用いられ、飛躍的にトランジスタ密度が高まり、性能が向上し、消費電力が削減された次世代の半導体チップ」を指す言葉なのです。
この微細化が進むことで、AI、自動運転、高性能コンピューティングといった、より高度な処理能力と省電力が求められる現代のテクノロジーの発展が可能になります。
回路幅2nmとは、トランジスタの物理的な長さではなく、最先端の微細加工技術により、チップ上のトランジスタ密度が飛躍的に高まり、性能向上と消費電力削減を実現した半導体世代を示す名称です。
ゲート長とは何か
「ゲート長（Gate Length）」とは、半導体デバイス（特にMOSFETなどのトランジスタ）において、トランジスタの動作を制御する電極である「ゲート」の、電流が流れる方向に対する長さを指します。
簡単に言うと、トランジスタがオン・オフのスイッチとして機能する際に、電子がソースからドレインへと移動する経路の「長さ」を規定する重要な要素です。
ゲート長の重要性
- 性能向上: ゲート長が短くなればなるほど、電子が移動する距離が短くなるため、トランジスタのオン・オフの切り替えが高速になります。これにより、半導体チップ全体の処理速度が向上します。
- 集積度向上: ゲート長が短くなると、トランジスタ自体を小型化できるため、同じ面積により多くのトランジスタを集積することが可能になります。これが、半導体チップの性能向上（より多くの機能、より複雑な処理）に直結します。
- 消費電力削減: ゲート長が短くなると、トランジスタの動作に必要な電力が低減される傾向があります。
現在の状況
かつては、このゲート長が半導体プロセスノードの名称（例: 90nm、65nmなど）として直接用いられていました。しかし、技術の微細化が進み、トランジスタの構造が複雑化（FinFETやGAA構造など）するにつれて、ゲート長だけでなく、配線の幅や間隔、トランジスタのフィン幅など、他の要素も最小加工寸法に影響を与えるようになりました。
そのため、現在の「2nm」といったプロセスノードの名称は、特定の物理的なゲート長を指すものではなく、その世代の技術的な進歩度合いや、全体の性能、集積度、消費電力の改善度合いを示す「指標」として使われています。
しかし、それでもなお、ゲート長はトランジスタの性能を決定する重要なパラメーターであることには変わりありません。
ゲート長とは、トランジスタのオン/オフを制御する「ゲート」電極の、電流が流れる方向の長さです。短くなるほど電子の移動距離が短くなり、半導体の高速化・小型化・省電力化に直結する重要な指標です。
どうやって２ナノメートルを達成したと判断するのか
半導体メーカー各社が「2nmを達成した」と判断する基準は、単一の物理的な寸法ではなく、その世代の技術が前世代と比較して、総合的にどれだけ性能、消費電力、集積度を向上させたかという点にあります。具体的な判断基準と主要企業の達成方法を以下に示します。
共通の判断基準（主な要素）
- GAA (Gate-All-Around) トランジスタの採用と性能評価:
- 従来のFinFET構造の限界を超え、2nm世代ではGAA構造（TSMCではナノシート、SamsungではMBCFET、IntelではRibbonFETと呼称）の導入が不可欠です。ゲートがチャネルを四方から取り囲むことで、電流制御能力が向上し、リーク電流を低減できます。このGAAトランジスタが期待通りの性能（高速化、低消費電力化）を発揮しているかが評価されます。
- トランジスタ密度（集積度）の向上:
- 単位面積あたりに搭載できるトランジスタの数が増えることが、2nm世代の大きな特徴です。特定のSRAMセル（メモリ）の面積や、ロジック回路の密度など、業界で共通のベンチマークを用いてその向上度合いが評価されます。
- 性能向上と消費電力削減の達成:
- 前世代（例えば3nm）と比較して、特定のクロック周波数での動作速度がどれだけ向上したか、あるいは同じ性能を達成するのにどれだけ消費電力が削減されたか、といった具体的な数値目標を達成できているか。
- 歩留まり（Yield）の安定化:
- 試作段階だけでなく、量産に移行する際に、製品の不良品率が許容範囲内に収まり、経済的に成り立つだけの歩留まりを確保できるか。これは、極めて複雑な2nmプロセスにおける最大の課題の一つです。
- PDK (Process Design Kit) の提供準備と顧客評価:
- 顧客が2nmプロセスを使ってチップを設計するためのツールであるPDKの準備が整い、先行顧客が実際にそのPDKを使って設計を行い、試作チップの動作検証に成功したかどうかも重要な指標です。
主要企業の2nm達成判断方法
- TSMC (N2プロセス):
- GAAナノシートトランジスタの採用: N2プロセスで初めてGAA構造を導入し、フィン形状のチャネルを水平のナノシートに置き換えることで、静電制御を最大化しています。
- 低欠陥密度: 量産開始（MP）の2四半期前の段階で、過去の成功したノード（N3、N5、N7）よりも低い欠陥密度を達成していると発表しており、歩留まりの順調な改善を示唆しています。
- SRAM歩留まり: 256Mb SRAMブロックが90%以上の平均歩留まりを達成しており、プロセス成熟度が高いと判断しています。
- 性能・電力目標達成: N3Eと比較して、10～15%の性能向上、25～30%の電力削減、15%のトランジスタ密度向上を目標としています。
- Samsung Foundry (SF2プロセス):
- MBCFET（Multi-Bridge-Channel FET）の採用: Samsung独自のGAAFET構造であるMBCFETを導入し、性能と消費電力の改善を図っています。
- 歩留まり改善の兆し: 3nmプロセスでの苦戦を踏まえ、2nmプロセスでは比較的順調な歩留まり改善が進んでいると報じられています。特定の顧客からの受注獲得も進捗の証と見られています。
- 1.4nmへの戦略的集中: 1.4nmの量産時期を延期し、2nm技術に集中することで、確実な達成を目指す姿勢を示しています。
- Intel (Intel 18Aプロセス):
- RibbonFET (GAA) と PowerVia (背面給電) の同時導入: 独自のGAA構造であるRibbonFETと、業界初の背面給電技術であるPowerViaを同時に導入することで、性能と密度を大きく向上させると判断しています。PowerViaは電源配線をチップの裏面に配置することで、信号配線の最適化と電力効率の改善を図ります。
- 性能評価での優位性: 独立系調査会社TechInsightsの評価で、TSMCやSamsungの同世代プロセス候補を上回る性能スコアを記録したと発表しており、性能面での優位性を強調しています。
- ロードマップの着実な実行: 過去の遅延を反省し、「Predictability（予測可能性）」を強調して、ロードマップ通りの開発と量産実現を顧客にアピールしています。
- ラピダス:
- IBMの2nm技術をベース: IBMから導入した2nm技術を基盤とし、試作ラインでの技術開発を進めています。
- 試作品の動作確認成功: 2025年7月に2nm級半導体の試作品の動作確認に成功したことを、達成への大きな一歩と位置づけています。これは、設計から製造までの一連のプロセスが機能していることの証明となります。
- 枚葉プロセスと先端装置の導入: 全ての工程でウェハーを1枚ずつ処理する枚葉プロセスや、200台以上の最先端製造装置の導入も、技術的達成の根拠として挙げられています。
- PDKの先行顧客への提供予定: 今年度中に先行顧客向けにPDKをリリースし、実際の顧客による評価を通じて、技術の完成度を判断する段階に入ります。
これらの企業は、単に「ゲート長が2nm」という物理的な測定だけでなく、上記の複合的な要素を総合的に評価することで、「2nm世代の技術が達成された」と判断し、次の量産フェーズへと移行していくことになります。
各社「2nm達成」は、単一の物理寸法ではなく、GAAトランジスタの採用、前世代比の性能向上・消費電力削減、トランジスタ密度の増加、そして安定した歩留まりを総合的に評価して判断しています。ラピダスは試作品の動作確認、TSMC・Samsung・Intelはそれぞれ独自の技術や実績で優位性を主張しています。
２ナノメートル以下にすることはできるのか
2ナノメートル（nm）以下への微細化は、現在の半導体業界の主要な研究開発テーマであり、「Beyond 2nm（2nm以降）」として積極的に追求されています。
現在の2nmプロセス（N2、SF2、Intel 18Aなど）は、主にゲート・オール・アラウンド（GAA）トランジスタ構造を採用することで実現されています。このGAA構造のさらなる進化や、全く新しい技術の導入によって、2nm以下へのスケーリングが進められています。
具体的には、以下のような技術が2nm以下の世代（例えば1.4nm、1.0nm相当、あるいはそれ以下を示す「Ångstrom (A)」単位で表現される場合もあります。例：Intel 14A、TSMC A16など）の実現に向けて研究・開発されています。
- GAA構造の進化と最適化:
- 現在のGAAトランジスタは、通常3枚程度のナノシート（またはナノワイヤー）を積層していますが、これをさらに多層化したり、シートの形状や材料を最適化したりすることで、より優れた電流制御と高集積化を目指します。
- 背面給電ネットワーク（Backside Power Delivery Network: BSPDN / PowerVia）:
- Intelが「PowerVia」として先行している技術で、電源供給用の配線をチップの裏面に配置する技術です。これにより、信号配線が集中する表側の配線層の混雑を緩和し、トランジスタの性能向上と電力効率の改善を図ります。TSMCも「Super Power Rail (SPR)」としてA16技術に導入予定です。
- 新しい材料の導入:
- シリコンに代わる、あるいはシリコンと組み合わせて使う新たなチャネル材料（例：ゲルマニウム、III-V族化合物半導体、2次元材料など）の研究が進められています。これらの材料は、電子の移動度が高く、より高速なトランジスタを実現する可能性があります。
- 配線材料も、銅の限界を超え、ルテニウム（Ru）やコバルト（Co）といった低抵抗な材料、あるいはカーボンナノチューブ（CNT）のような新材料の導入が検討されています。
- High-NA EUV露光装置の導入:
- 現在のEUV露光装置よりもさらに高精細なパターンを形成できる「High-NA EUV露光装置」の導入が進められています。これは、NA（開口数）を大きくすることで解像度を高める技術で、2nm以下の微細化には不可欠とされています。ASMLが開発を進めており、Intelが最初に導入する企業の一つです。
- 3D積層技術（チップレット、モノリシック3Dなど）:
- 単純な微細化だけでなく、複数のチップを縦方向に積層したり、異なる機能を持つチップレットを組み合わせて一つのパッケージにしたりする技術が重要になります。これにより、2nm以下のプロセス技術と組み合わせることで、チップ全体の性能をさらに向上させることができます。
これらの技術はそれぞれに複雑な課題を抱えており、研究開発には莫大な時間とコストがかかります。しかし、AIや高性能コンピューティングなど、次世代の技術が求める演算能力と省電力化のニーズに応えるため、半導体業界は2nm以下の領域への挑戦を続けています。
例えば、TSMCは2nmの次に「A16」（1.6nm相当）、Intelは「Intel 14A」（1.4nm相当）といったロードマップを発表しており、2026年以降の量産を目指しています。ラピダスも「Beyond 2nm」として、さらなる微細化を見据えた技術開発を進めています。
現在、2nm以下の微細化に向けて、GAA構造の進化、背面給電技術、新材料導入、高NA EUV露光、3D積層などの研究開発が活発に進められています。TSMCやIntelは1.6nm、1.4nm相当の次世代プロセスを既に発表しています。
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