半導体前工程：層間絶縁膜　層間絶縁膜に必要な特性　誘電率とは何か？なぜ低誘電率が必要なのか？

この記事で分かること

層間絶縁膜に必要な特性

　半導体の重要性が増す中で、前工程装置は世界的に成長が続いています。

　https://optronics-media.com/news/20250414/99245/

　特に中国は米中対立もあり、大幅な投資増加が続いています。今後も先端技術を駆使した半導体の需要増加と従来技術による成熟プロセスともにその重要性は増加するとみられています。

　今回は層間絶縁膜に関する記事となります。

半導体の前工程とは

　半導体の前工程とは、シリコンウェハ上にトランジスタや配線などの微細な回路を形成する一連のプロセスのことです。ウェハを素材として、集積回路を作り込んでいく、半導体製造の最も重要な部分と言えます。非常に多くの精密な工程を経て、最終的な半導体チップの機能が決まります。

主な前工程は以下の通りです。

ウェハ準備

　シリコンインゴットの製造: 高純度のシリコンを溶解し、種結晶を用いて単結晶のシリコンインゴットを育成します。

• スライス: インゴットを薄い円盤状（ウェハ）にスライスします。
• 研磨: ウェハ表面を平坦かつ滑らかに研磨します。
• 洗浄: ウェハ表面の微細な異物や汚れを徹底的に除去します。

成膜

　ウェハ表面に、酸化膜、窒化膜、金属膜など、様々な薄膜を形成します。

• 成膜方法には、CVD（化学気相成長法）、スパッタリング（物理気相成長法）、ALD（原子層堆積法）などがあります。

フォトリソグラフィ

　ウェハ表面に感光材（フォトレジスト）を塗布します。

• 回路パターンが描かれたマスク（フォトマスク）を通して紫外線を照射し、レジストにパターンを焼き付けます。
• 現像液で不要なレジストを除去し、ウェハ上に回路パターンを形成します。

エッチング

　フォトリソグラフィでパターン形成されたレジストをマスクとして、露出した成膜を除去し、ウェハに回路パターンを転写します。

• エッチングには、液体を用いるウェットエッチングと、プラズマを用いるドライエッチングがあります。

不純物導入（ドーピング）

　半導体特性を持たせるために、リンやボロンなどの不純物をウェハ中に注入します。

• イオン注入法などが用いられます。

平坦化（CMP: Chemical Mechanical Polishing）

　表面の凹凸をなくし、平坦にするための処理です。

• 化学的な腐食と 研磨を同時に行います。

配線形成（メタライゼーション）

　形成されたトランジスタなどの素子間を金属配線で接続します。

• スパッタリングなどで金属膜を形成し、フォトリソグラフィとエッチングで配線パターンを作ります。

これらの工程を何度も繰り返し行うことで、複雑な集積回路がウェハ上に形成されます。前工程は、半導体の性能や品質を大きく左右する、非常に重要なプロセスです。

層間絶縁膜に求められる特性は何か

　半導体デバイスの層間絶縁膜には、単に電気的に絶縁するだけでなく、デバイスの性能、信頼性、製造プロセス全体に影響を与える以下のように様々な特性が求められます。

低誘電率 (Low-k)

• 目的: 配線間の寄生容量を低減し、信号遅延（RC遅延）を抑制することで、LSIの高速化、低消費電力化を実現します。微細化が進むほど、この特性の重要性が増します。
• 要求: 比誘電率が低いほど望ましく、SiO₂の約4に対し、最先端では2.5以下が求められます。

高絶縁性

• 目的: 配線間やビアホールと配線間のリーク電流を抑制し、回路の誤動作や電力損失を防ぎます。
• 要求: 高い絶縁耐圧と低いリーク電流が求められます。

熱安定性 (耐熱性)

• 目的: 成膜プロセス（高温処理がある場合）、その後の配線形成プロセス（金属膜のアニールなど）、およびデバイス動作中の温度上昇に耐える必要があります。熱による劣化や変形がないことが重要です。
• 要求: プロセス温度やデバイスの動作温度範囲内で、構造や特性が安定していること。

機械的強度

• 目的: ウェハー研磨（CMP）、ワイヤーボンディング、パッケージングなどの製造工程において、層間絶縁膜がクラックや剥離を起こさないようにします。微細構造を保持し、デバイスの信頼性を確保するためにも不可欠です。
• 要求: 十分な硬さ（硬度）、ヤング率、破壊靭性、そして膜の密着性。特にポーラスLow-k材料では、この強度の確保が課題となります。

低吸湿性

• 目的: 水分は誘電率を上昇させるだけでなく、エレクトロマイグレーション（配線中の金属原子移動）を促進し、デバイスの信頼性を低下させる原因となるため、膜中への水分吸収を抑える必要があります。
• 要求: 膜中への水分吸収が少ないこと。

プロセス適合性

• 目的: 半導体製造の様々な工程（成膜、リソグラフィ、エッチング、CMP、洗浄など）に適合し、効率的かつ高歩留まりで製造できる必要があります。

要求

• 良好な成膜性: 均一な膜厚、良好な段差被覆性、ボイド（空隙）のない埋め込み性。
• 選択的なエッチング特性: 微細加工のために、エッチング時に下地やレジストとの選択比が高いこと。

• CMP適性: 平坦化が容易で、スクラッチや欠陥が発生しにくいこと。

• Cu拡散バリア性: 銅配線を使用する場合、銅原子が層間絶縁膜中に拡散して特性劣化を引き起こすのを防ぐバリア性も重要になります（ただし、これは通常、専用のバリアメタル層で補われます）。

　これらの特性は相互に関連しており、一つの特性を改善すると別の特性が犠牲になる場合もあります（例：Low-k化すると機械的強度が低下しやすい）。そのため、総合的なバランスを考慮した材料開発とプロセス最適化が重要となります。

誘電率とは何か

　誘電率とは、物質が電場の中でどれだけ電気的に分極しやすいか、つまりどれだけ電気を蓄えられるかを示す物理量です。

　物質に電場をかけると、物質内の電荷がわずかに移動して電気的な偏り（誘電分極）が生じます。この分極のしやすさの度合いを表し、記号は ϵ（イプシロン）、単位はファラッド毎メートル [F/m] です。

　特に、真空の誘電率 ϵ0​ との比で表される比誘電率 ϵr​ がよく用いられ、これは単位を持ちません。コンデンサや絶縁体の材料性能評価に重要で、層間絶縁膜には低い誘電率（Low-k）が求められます。

低誘電率が求められる理由

　半導体デバイス、特に集積回路（LSI）の層間絶縁膜において低誘電率（Low-k）が求められる最も重要な理由は、信号遅延の抑制と消費電力の削減にあります。

1. RC遅延の低減:
   • LSIの配線は、抵抗（R）と容量（C）を持つRC回路とみなすことができます。
   • 信号が配線を伝わる際には、この抵抗と容量の積（RC時定数）によって遅延が生じます。これをRC遅延と呼びます。
   • 配線間の層間絶縁膜は、その間に電気を蓄えるコンデンサの役割を果たします。このコンデンサの容量Cは、誘電率 ϵ に比例します。（C=ϵdS​、ここでSは面積、dは距離）
   • LSIの微細化が進むにつれて、配線同士の距離 d が非常に近くなり、配線長も増大します。その結果、配線間の寄生容量Cが著しく増加し、RC遅延が支配的になってしまいます。
   • 低誘電率の材料を使用することで、配線間の寄生容量Cを低減できます。これにより、RC時定数が小さくなり、信号がより高速に伝達され、LSI全体の動作速度が向上します。
2. 消費電力の削減:
   • LSIが動作する際、配線間の寄生容量が充電・放電を繰り返すことで電力が消費されます。
   • 低誘電率の材料を使用することで、不要な電力消費を抑えることができます。これは、特にバッテリー駆動のモバイル機器や、データセンターのような大規模なシステムにおいて、熱発生の抑制とエネルギー効率の向上に貢献します。
3. クロストーク（信号干渉）の抑制:
   • 隣接する配線間の寄生容量が大きいと、ある配線を流れる信号が、その隣の配線に影響を与えてしまう現象（クロストーク）が発生しやすくなります。
   • 低誘電率の層間絶縁膜は、この配線間の電気的な結合を弱めるため、クロストークを抑制し、信号品質の劣化を防ぐ効果があります。

リーク電流とは何か

　リーク電流（Leakage Current）とは、電子回路や半導体デバイスにおいて、本来電流が流れるべきではない経路や、電流が遮断されている（オフ状態の）箇所から、意図せずに漏れ出して流れる微小な電流のことです。日本語では「漏れ電流」または「漏洩電流」とも呼ばれます。

リーク電流の主な特徴と影響

• 発生箇所:
  • 絶縁体を通る電流: 層間絶縁膜のような絶縁体は理想的には電気を通しませんが、実際にはわずかな導電性を持つため、微小な電流が漏れ出します。
  • オフ状態のトランジスタ: トランジスタがオフ状態（電流が流れない状態）であるにもかかわらず、完全に電流を遮断しきれずに微小な電流が流れてしまうことがあります。
  • PN接合: 半導体中のPN接合において、逆バイアス時にも少数キャリアなどによってわずかな電流が流れます。
  • 欠陥: 材料の結晶欠陥、不純物、製造プロセス上の欠陥などが、リーク電流の発生源となることがあります。
• 主な影響:
  • 消費電力の増大: デバイスが動作していないオフ状態でも電流が流れ続けるため、余分な電力を消費します。特にバッテリー駆動のデバイスでは、バッテリー寿命の短縮に直結します。
  • 発熱の増大: 消費電力が増えることで発熱も増え、デバイスの信頼性低下や寿命の短縮、さらには熱暴走を引き起こす可能性があります。
  • 回路の誤動作: 微小なリーク電流でも、信号が弱い回路や高感度なセンサーなどでは、ノイズとして作用し、回路の誤動作や性能劣化の原因となります。
  • 信号品質の劣化: 配線間やデバイス内部でのリークは、信号の減衰やクロストークを引き起こす可能性があります。
  • 歩留まりの低下: 製造プロセスで発生するリーク電流は、製品の不良や歩留まり低下の原因となります。

なぜ微細化で問題になるのか

　半導体デバイスの微細化（プロセスルールの縮小）が進むにつれて、以下の理由からリーク電流の問題が顕著になっています。

• ゲート絶縁膜の薄型化: トランジスタのゲート絶縁膜が極めて薄くなることで、電子が量子力学的なトンネル効果によって絶縁膜を「すり抜けて」しまうゲートリーク電流が増加します。
• チャネル長の短縮: トランジスタのチャネル長が短くなることで、オフ状態でもソース・ドレイン間に電流が漏れてしまうサブスレッショルドリーク電流が増加します。
• 配線間隔の狭小化: 配線同士の間隔が狭まることで、層間絶縁膜を介したリーク電流が増加します。

　これらのリーク電流は、LSIの性能向上や低消費電力化を阻む大きな要因となっており、その抑制は半導体技術の最重要課題の一つです。これを解決するために、High-k/Metal Gate技術、FinFETやGAA（Gate-All-Around）構造、基板分離技術（SOIなど）といった様々な新技術が導入されています。