IBMの0.7nm世代半導体プロセス、nanostack

この記事で分かること

IBMの0.7nm世代半導体プロセス、nanostack

　IBMは、世界初となる1nm未満（0.7nm / 7オングストローム）世代の半導体プロセス技術の試作成功を発表しました。2021年に同社が発表した2nm技術に続く歴史的なマイルストーンであり、半導体の微細化がいよいよ「原子スケール（オングストローム）」の領域に完全突入したことを示しています。

　IBMはパートナー企業による初期生産のターゲットを今後5年以内（2031年前後）としています。

nanostackとは何か

　NanoStack（ナノスタック）とは、IBMが2026年6月25日に発表した、世界初のサブ1nm（0.7nm / 7オングストローム世代）半導体を実現するための次世代3次元トランジスタアーキテクチャのことです。

　半導体の微細化が物理的・原子レベルの限界（1nmの壁）に突き当たるなか、ムーアの法則を次の10年へと繋ぐために開発された、全く新しい製造・設計アプローチです。

1. 構造の革新：横並びから「垂直積層」へ

　現在、2nm世代などの最先端半導体で採用が進んでいる「GAA（Gate-All-Around）ナノシート」構造では、n型トランジスタ（n-FET）とp型トランジスタ（p-FET）をシリコン基板上に水平（横並び）に配置していました。

　これに対し、NanoStackではこれらを垂直（縦方向）に積み重ねる構造をとります。半導体業界で次世代の本命とされるCFET（Complementary FET：相補型FET）の概念を具現化したものです。

• 面積（フットプリント）の激減： 横に並べていたものを2階建てにするため、単純計算で必要な平面面積がほぼ半分になります。これが「爪の先ほどのサイズに1000億個」という驚異的な集積度（2nm世代の約2倍）を叩き出せる最大の理由です。
• スタッガー（ずらし）配置： 単に真上に重ねるだけでなく、配線の効率化や寄生容量（ノイズ）を抑えるために、配置を最適に「ずらして（スタッガー）」積層しています。

2. NanoStackを実現する3つのコア技術

　単に「縦に重ねる」と言っても、原子レベルの薄さでは熱や製造プロセスの負荷で構造が崩れてしまいます。IBMはこれを以下の3つのブレークスルーで解決しました。

• 3D逐次集積（3D Sequential Integration）下層のトランジスタを形成した後に、上層のトランジスタ層を順次形成（または貼り合わせ）していく手法です。これにより、上下の層で極めて高精度な位置合わせ（アライメント）が可能になりました。
• 超薄膜誘電体接合（Dielectric Wafer Bonding）2つのウェハを分子レベルで強固かつ極薄に貼り合わせる接合技術です。層と層の間の絶縁性を保ちつつ、全体の厚みを抑え、信号の遅延やリーク電流を徹底的に排除します。
• 層ごとの異種材料最適化（Heterogeneous Optimization）NanoStackの非常にユニークな点は、「下層と上層で異なるチャネル材料やブレンドを適用できる」という点です。例えば、n-FETとp-FETでそれぞれ最適なキャリア移動度を持つ異なるシリコン化合物を組み合わせるなど、層ごとに性能や電力効率を完全に独立してチューニングできます。

3. なぜ「単なる理論」で終わらないのか？

　これまでもCFETのような垂直積層のアイデアは研究されてきましたが、NanoStackが歴史的な一歩とされるのは、「実際に動く回路」として実証された点にあります。

　IBMは、半導体の最も基本的な論理回路である「CMOSインバータ」や、プロセッサのキャッシュメモリを構成する「SRAMビットセル」をこのNanoStack構造で試作し、実際に電気を流して正しく動作すること（実動作）を検証・報告（VLSI 2026）しています。

　「物理的に製造可能で、回路として機能する」という地盤を固めた上で、今後5年以内（2031年前後）のファウンドリ（Rapidusなどの製造委託企業）への技術移転と量産化、そしてASML製の「High-NA EUV（高開口数極端紫外線）露光装置」を用いたプロセス統合を目指しています。

なぜスタッガー配置で配線の効率化やノイズを抑える事が出来るのか

　IBMのNanoStackで採用されている「スタッガー（ずらし）配置」は、3次元積層半導体（CFET構造）が抱える最大の弱点である「配線の過密化」と「寄生容量（ノイズ）の増大」を、物理的・幾何学的なアプローチで解決する非常に合理的な手法です。

　他社（Intelなど）が研究を進める「垂直にきれいに重ねる（Aligned）型」と比較すると、そのメリットが明確になります。

1. 配線の効率化：下層への「直通ルート」を確保する

　3次元にトランジスタを積み重ねる際、最も難しいのが「どうやって下の階のトランジスタに電線（コンタクト）を繋ぐか」という問題です。

• 完全垂直（Aligned）の場合：上下のトランジスタが完全に重なっていると、下層のゲートやソース／ドレインに配線を伸ばそうとした際、上層のトランジスタが物理的な「壁」になって邪魔をします。上層の隙間を縫うように複雑に迂回させるか、上層の構造内部を精密に貫通させる必要があり、配線層（MOL：Middle-of-Line）が限界まで過密化（コンジェスチョン）してしまいます。
• スタッガー（Staggered）配置の場合：上層と下層をあえて水平方向に少し「ずらす」ことで、下層のトランジスタの端子が上空に露出する領域（隙間）が生まれます。これにより、上層の構造を一切邪魔することなく、上から下層の端子へ向かって垂直にコンタクト（Via）をストレートに下ろすことが可能になります。結果として、表側（フロントサイド）からも裏側（バックサイド）からも、上下それぞれのトランジスタへ独立して効率よく信号線や電源線を接続できるようになります。

2. 寄生容量（ノイズ）の抑制：物理原則に基づくアプローチ

　半導体において、意図しないコンデンサ成分（寄生容量）が生まれると、信号の伝達が遅れる「RC遅延」や、隣の配線からの電気的干渉である「クロストークノイズ」が発生します。

　コンデンサの容量 C の理論式は以下の通りです。

C = ε ×（A/d）

• ε ：層間絶縁体の誘電率
• A ：導体同士が向かい合う「対向面積」
• d ：導体同士の「距離」

　微細化・高性能化のためには、この寄生容量 C をいかに小さくするかが勝負となります。スタッガー配置はこの数式における A（面積）を減らし、d（距離）を離す 効果を持っています。

① 対向面積（A）の縮小

　上下に完全に重ねると、最も面積の広いゲート電極やソース／ドレイン領域が文字通り「真っ正面から」向き合うため、対向面積 Aが最大化してしまい、強い電界結合（ノイズ）が生まれます。ずらすことで、この向き合う面積を物理的に激減させることができます。

② 実効距離（$d$）の拡大

完全垂直の場合、上下の距離は中間にある極薄の絶縁層（数ナノメートル）の厚みそのものになり、距離 $d$ が極めて小さくなります。しかし、配置をずらすと位置関係が「真上」から「斜め」に変わるため、ピタゴラスの定理の通り、導体間の直線距離（$d$）が伸びます。

③ 中間隔離層の制約からの解放

　完全に重ねるアーキテクチャでは、上下のリーク電流を防ぐために非常に厳格な隔離層（Isolation Layer）を挟む必要があり、これが逆に寄生容量を高める原因になっていました。

　スタッガー配置にすることで、この隔離層の厚みや材料選択のブレークスルー（または排除）が可能になり、TCADなどのシミュレーションでは、ゲート容量（C_GG）を約17〜24%も削減できるというデータが報告されています。

　このように、単純に「きれいに整列させて重ねる」よりも、あえて「テトリスのようにずらして噛み合わせる」方が、ナノメートル・原子スケールの世界では電気的・構造的に圧倒的な優位性を持てるというのが、IBMのNanoStackの核心です。

CFETとは何か

　CFET（Complementary FET：相補型電界効果トランジスタ）とは、現在の最先端半導体で使われているGAA（Gate-All-Around）ナノシート構造の「次」に控える、究極の次世代3次元トランジスタアーキテクチャです。

　IBMの「NanoStack」も、このCFETという大きな技術分類の中の、同社独自のアプローチ（派生形）にあたります。

1. 構造の最大の特徴：n型とp型を「2階建て」にする

　半導体の基本となる論理回路（CMOS）は、電子で動く「n-FET」と、正孔（ホール）で動く「p-FET」という2種類のトランジスタをペアにして構成されています。

　従来のFinFETやGAA構造では、この2つを基板上に平面（横並び）に配置していました。これに対し、CFETは「n-FETの上にp-FET（またはその逆）を垂直に積み重ねて1つの素子にする」という文字通り2階建ての構造をとります。

2. なぜCFETが必要なのか？

　半導体の微細化（ムーアの法則）は、これまで「トランジスタそのものを小さくする」ことで達成してきました。しかし、原子の大きさ（数オングストローム）に近づいた現在、これ以上横幅を縮めることが物理的に不可能になりつつあります。

　CFETを採用すると、以下の劇的なメリットが生まれます。

• スタンダードセルの面積を最大50%削減横に並べていたペアを縦に重ねるため、回路の最小単位（スタンダードセル）のフットプリント（投影面積）をほぼ半分に圧縮できます。
• 配線長（RC遅延）の短縮素子同士が極限まで近づくため、信号を行き来させる配線が短くなり、電気信号の遅延（RC遅延）や電力ロスを抑えられます。

3. CFETの2つの製造アプローチ

　CFETをどうやって製造するかについては、世界中の研究機関（imecなど）やメーカーで主に2つの手法が競合しています。

手法	製造方法の特徴	メリット / デメリット
モノリシック（一体型）CFET	1枚のウェハ上に、下層と上層のナノシートを連続して一気に作り込む手法。	長所: 位置合わせが極めて正確。 短所: 縦に非常に深い穴を掘る（高アスペクト比）超高難度のエッチング技術が必要。
セケンシャル（逐次型）CFET	下層を作ったウェハに、別のウェハ（上層用）を貼り合わせてから上層を作る手法。	長所: 上下層で異なる材料（シリコンとゲルマニウムなど）を組み合わせやすい。 短所: 貼り合わせ時の超精密な位置合わせ技術が必要。

　BMの「NanoStack」は、このうち「セケンシャル（逐次型）」をベースに、さらに配置をずらす工夫（スタッガー配置）を加えた応用形です。

4. 主要各社のロードマップ

　半導体業界の巨人たちは、1nm未満（オングストローム）の時代を生き抜くために、こぞってCFETの開発を進めています。

• Intel: 「Foros（フォロス）」などのコードネームでCFETの研究を進めており、2020年代後半〜2030年初頭の導入を目指す。
• TSMC / サムスン: 1.4nm（A14）の先にある「A10（1nm）」世代以降の最有力候補としてロードマップに位置づけている。
• imec（国際研究機関）: 0.7nm〜0.5nm世代（A7〜A5）における業界標準のプラットフォームとしてCFETの仕様策定を牽引中。

　半導体の「平面ミニチュア化」が限界を迎えた今、「空へ伸びる超高層ビル化」によって性能を担保する技術、それがCFETです。