この記事で分かること
- 2.5次元実装技術とは：シリコン製の中継基板（インターポーザ）を使い、演算チップとメモリ（HBM）を水平方向に超高密度で並べて接続する技術です。従来の基板より配線が劇的に短く太くなるため、AI処理に必要な超高速伝送と省電力化を実現できます。
- 巨大なシリコン基板上に、微細な配線と数万個の接合点をμm精度で構築する必要があるからです。素材ごとの熱膨張による「反り」や、大型化に伴う露光限界、さらに高価なチップを壊せないというプレッシャーが難易度を極限まで高めています。
- なぜTSMCは製造できているのか：チップ製造（前工程）の超微細加工技術をパッケージ工程に転用できる自社一貫体制が最大の強みです。高価なチップを破損した際のリスクを自社で吸収できる資本力と、10年以上の先行投資による高い歩留まり、日本企業との強固な素材・装置エコシステムが独占を支えています。
2.5次元実装技術
2026年3月24日、米半導体大手ブロードコム（Broadcom）が、AIチップの爆発的な需要増に対し、製造パートナーであるTSMCの生産能力が「ボトルネック」になっているとの見解を示しました。
https://jp.reuters.com/markets/global-markets/YD5ZHUGS2ROCBPHBLUYMVLRH6Y-2026-03-24/
かつては「無限」に近いと感じていたTSMCの供給力が、現在は物理的な限界（キャパシティ・リミット）に達していると指摘されています。
前回はなぜTSMCの生産に限界が見えているのかなどに関する記事でしたが、今回はCoWoS（Chip on Wafer on Substrate）」と呼ばれる先端パッケージング技術に関する記事となります。
CoWoSとは何か
演算チップと高帯域幅メモリ（HBM）を、シリコン製の中継基板（インターポーザ）上に超高密度で封止する2.5次元実装技術です。AIの高速処理に不可欠ですが、製造難易度が高く現在の最大のボトルネックです。
CoWoSはどのように製造されるのか
CoWoSの製造は、大きく分けて「インターポーザの作製」「チップの搭載（CoW）」「基板への実装（oS）」の3工程で行われます。
CoWoSの製造プロセス
- インターポーザの作製（Interposer Fabrication）
- シリコンウェハをベースに、チップ間を繋ぐ超微細な配線層（RDL：再配線層）と、上下を貫通する電極（TSV：シリコン貫通電極）を作り込みます。これがチップ同士の「高速道路」になります。
- チップの搭載：CoW工程（Chip on Wafer）
- 個別に製造・検査済みの「ロジックチップ（GPU等）」と「HBM（メモリ）」を、微小な金属の突起（マイクロバンプ）を使ってインターポーザの上に精密に並べて接着します。この時点ではまだウェハの状態です。
- 基板への実装：oS工程（on Substrate）
- チップが載ったインターポーザをウェハから切り出し、最終的なパッケージ基板（樹脂基板など）の上に載せて固定します。最後に保護樹脂で封止し、冷却用のヒートスプレッダを取り付けて完成です。
まずシリコン製の中継基板（インターポーザ）に微細配線と貫通電極を作り込みます。その上にGPUとメモリを精密に接着し（CoW）、最後にパッケージ基板へ載せて封止（oS）することで、一つの巨大なチップが完成します。
なぜ製造が難しいのか
CoWoS（2.5次元実装）の製造が極めて困難とされる理由は、ナノメートル単位の微細さと、物理的な巨大さが共存する「矛盾」を解決しなければならないからです。
具体的には、以下の4つの技術的ハードルが立ちはだかっています。
1. 「インターポーザ」の巨大化と微細配線
チップと基板の間をつなぐ「インターポーザ（シリコン製の中継基板）」は、複数のGPUチップとHBM（メモリ）を載せるため、年々巨大化しています。
- 露光限界への挑戦: 通常の半導体露光装置（ステッパー）で一度に転写できるサイズを超えており、複数の露光を精密に繋ぎ合わせる「レチクルステッチ」という高度な技術が必要です。
- 高密度配線: 数千から数万本もの電極をμm（マイクロメートル）単位の間隔で配置し、断線やショートをゼロに抑えるのは至難の業です。
2. チップ同士の「超精密」な接合
GPUとHBMをインターポーザの上に並べる際、「マイクロバンプ」と呼ばれる微小な金属突起で接続します。
- 位置合わせの精度: 髪の毛の太さよりも遥かに細い接合部を、寸分の狂いもなく一括で接着しなければなりません。
- 多層構造の脆弱性: HBMはメモリが何層も積み重なったデリケートな構造のため、接合時の熱や圧力で破損しやすく、高度な制御が求められます。
3. 「熱膨張」による反りと歪み
異なる素材（シリコン、樹脂、金属）を重ね合わせるため、加熱・冷却時に素材ごとの伸び縮みの差（熱膨張係数の違い）によって、パッケージ全体が「反り」を起こします。
- 接合不良: わずかな反りが生じるだけで、数万ある接合点の一部が浮いてしまい、チップ全体が不良品になります。
- 大型化の弊害: チップが大きくなればなるほど、この「反り」の影響は指数関数的に増大します。
4. 歩留まり（良品率）の維持
CoWoSは、すでに高価な完成済みチップ（GPUやHBM）を最後に合体させる工程です。
- 一発勝負のリスク: もしパッケージング工程で1箇所でもミスがあれば、中身の高級なNVIDIA製GPUなどもすべてゴミになってしまいます。この「失敗の代償」が極めて大きいため、完璧な品質管理が要求されます。
微細な配線を持つシリコン基板（インターポーザ）上に、巨大な演算チップと複数のHBMをμm単位の極低温・高精度で接合する必要があるからです。チップ大型化に伴う反りや熱膨張、塵埃による歩留まり低下が製造難度を極限まで高めています。
反りへの対応策はあるか
「反り（Warpage）」は、CoWoSなどの先端パッケージングにおいて歩留まりを左右する最大の課題ですが、2026年現在、材料・構造・製造プロセスの3方向から対策が進んでいます。
1. 材料によるアプローチ（熱膨張の抑制）
異なる素材が熱でバラバラに伸び縮みするのが原因であるため、素材の特性を近づける対策が取られています。
- 低CTE（熱膨張係数）材料の採用: シリコンに近い熱膨張率を持つ樹脂や絶縁材を使用します。特に日本の味の素（ABFフィルム）や積水化学などの高性能フィルムは、反り抑制機能を強化した次世代品を投入しています。
- 剛性の高い基板: パッケージの土台となる基板に、たわみにくい高弾性な材料や、ガラスコア基板（2026年以降の本格採用が期待される新技術）を用いることで、物理的に反りを抑え込みます。
2. 構造によるアプローチ（CoWoS-L / R）
TSMCは従来のシリコン基板（CoWoS-S）に加え、反りに強い新構造を展開しています。
- CoWoS-L: 全面シリコンではなく、必要な箇所だけに小さなシリコン（LSIブリッジ）を埋め込み、周囲を樹脂で固める構造です。これにより、熱膨張の影響を分散・緩和し、110mm角を超えるような超大型パッケージの製造を可能にしています。
- 対照構造（バランシング）: パッケージの上下にバランス良く材料を配置し、熱がかかった際に上下で打ち消し合って反らないように計算された設計がなされています。
3. プロセスによるアプローチ
- 低温ボンディング: 高温での接合は冷める際の収縮が大きいため、より低い温度でチップを接着する技術（ハイブリッドボンディング等）の導入が進んでいます。
- レーザー補正: 製造途中の反りをリアルタイムで計測し、レーザー照射によって部分的に応力を開放して平坦度を保つ高度な装置も導入されています。
シリコンに近い熱膨張率を持つ高機能樹脂（ABF等）の採用や、必要な箇所のみにシリコンを配置するCoWoS-L構造で熱ストレスを分散しています。また、設計段階でのシミュレーションや低温接合技術により、物理的な歪みを最小限に抑えています。
なぜTSMCはCoWoS製造できるのか
TSMCがCoWoSの量産を独占し、他社が容易に追随できないのには、約15年にわたる「先行投資」と「エコシステムの構築」という大きな理由があります。
1. 10年以上続けた「暗黒時代」の先行投資
TSMCがCoWoSを開発したのは2011年頃ですが、当時は製造コストが高すぎて、ザイリンクス（現AMD）などの一部顧客しか採用しませんでした。
- 継続したR&D: 需要がない時期も、創業者モリス・チャン氏の判断で400人以上の技術者と巨額の予算を維持し、技術を磨き続けました。
- 技術の成熟: 10年以上かけて「反り」や「放熱」の課題を解決してきた蓄積があり、現在のAIブームで需要が爆発した瞬間に、唯一「動くライン」を持っていたのがTSMCでした。
2. 「前工程」の技術をパッケージに応用
CoWoSの要であるシリコン基板（インターポーザ）は、半導体チップそのものを作るのと同じ「前工程」の微細加工技術を必要とします。
- 自社一貫体制: TSMCは回路を作る「前工程」の王者であるため、その精密な装置やクリーンルームをそのままパッケージングに転用できます。
- OSATとの差: 従来のパッケージ専門業者（OSAT）は、こうした数ナノメートル単位の微細加工装置を持っていないため、TSMCと同等のインターポーザをゼロから作るのは非常に困難です。
3. 日本企業を巻き込んだ最強の「供給網」
TSMCは自社だけで作っているのではなく、日本の素材・装置メーカーと密接な協力関係（3DFabricアライアンス）を築いています。
- 筑波の拠点: 茨城県つくば市に「3DIC研究開発センター」を設立し、イビデン（基板）、味の素（絶縁材）、ディスコ（切断）、東京エレクトロン（装置）といった世界トップ企業と共同で次世代CoWoSを開発しています。
- 囲い込み: 最高の素材と装置を真っ先に共同開発・導入することで、他社が真似できない品質と歩留まりを実現しています。
10年以上需要が少ない時期も投資を続け、技術を成熟させた先見性が鍵です。また、チップ製造（前工程）の超微細技術をそのままパッケージに転用できる自社一貫体制と、日本企業との強力な協力体制が独占を支えています。
他社の2.5次元実装技術の状況はどうか
TSMCの独占状態に対し、サムスン、インテル、そしてOSAT（後工程専門業者）の各社は、2026年現在、巨額投資による猛追と「脱TSMC」の受け皿作りを加速させています。
1. サムスン電子（Samsung）
TSMCの「CoWoS」に対抗する独自の2.5D実装技術「I-Cube」を展開しています。
- ターンキー（一括受注）戦略: チップ製造からHBM、パッケージングまで自社で完結できる強みを活かし、TSMCで枠を確保できない顧客に対し「全部まとめて短納期で引き受ける」戦略で対抗しています。
- HBM4での攻勢: 2026年には次世代のHBM4の量産を開始し、パッケージング工程も含めた受注を狙っています。
2. インテル（Intel）
独自の3D実装技術「Foveros（フォベロス）」を武器に、ファウンドリ事業（IFS）を強化しています。
- 外部顧客への開放: 自社チップだけでなく、ブロードコムなどの外部顧客に対してもパッケージング能力を提供し始めています。
- 米国拠点の強み: 地政学的リスクを懸念する顧客に対し、米国国内（ニューメキシコ州など）の先端パッケージングラインをアピールしています。
3. OSAT企業（Amkor, ASEなど）
TSMCのようなファウンドリではなく、後工程のみを専門とする業者もAIバブルに対応しています。
- Amkor（アムコア）: 2026年、AI/HPC向け先端パッケージング収益が3倍になると予測しており、韓国やベトナムに加え、アリゾナ州に巨大な先端パッケージング拠点を建設中です（2028年本格稼働予定）。
- ASE: 台湾のOSAT最大手で、TSMCから溢れた注文を受けるための「VIPack」プラットフォームを展開し、2.5D実装のキャパシティを急拡大させています。
4. SKハイニックス（SK Hynix）
メモリメーカーの枠を超え、自らパッケージングの「ハブ」になろうとしています。
- 130億ドルの巨額投資: 2026年1月、韓国・清州にHBM4専用の先端パッケージング工場「P&T7」の建設を発表しました。TSMCとも協力しつつ、自社内での完結能力も高めています。
サムスンは製造から封止までの一括受注（I-Cube）で対抗し、インテルは米国拠点のFoverosを開放して脱台湾需要を狙っています。AmkorやASE等の専門業者もAI向けラインを数倍に増強し、TSMCの受け皿として急成長中です。
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