18A-Pプロセスとは何か？どのように歩留まりを向上したのか？

この記事で分かること

18A-Pプロセス

エヌビディア（NVIDIA）が、インテルの最先端製造プロセス「18A」を用いた試験的な半導体製造を中止したという報道が注目を集めています。

　https://www.nikkei.com/article/DGXZQOGN24CUP0U5A221C2000000/

　インテルは現在、自社で設計・製造を行うだけでなく、他社から製造を請け負う「ファウンドリ事業（IFS）」の再建を経営の柱に据えています。世界最大のAIチップメーカーであるエヌビディアからの「不合格」とも取れる判断は、他の顧客獲得にも悪影響を及ぼすリスクがあります。

　前回はPowerViaに関する記事でしたが、今回は18Aプロセスに改良を加えた18A-Pプロセスとはなにかについての記事となります。

18A-Pプロセスとは何か

　18A-Pとは、インテルの最先端プロセスである「18A」に改良（Performance enhancement）を加えた、量産・実用化に向けたブラッシュアップ版のことです。

　インテルは通常、新技術を導入した最初の世代（1.0版）の後に、歩留まりや性能を改善した「P」バージョンを投入するロードマップを描いています。

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18A-Pで改善される主なポイント

• 電力効率と性能の向上（+数%）: RibbonFETの構造を微調整し、同じ消費電力でもより高いクロック周波数で動作できるように最適化されています。
• 歩留まり（良品率）の安定化: 18Aで課題となった「ナノシートの積層」や「PowerViaの貫通接続」の製造プロセスを見直し、より量産に適した（エラーの起きにくい）工程に改良されています。
• 設計の柔軟性向上: 外部の顧客（エヌビディアやアップルなど）が独自のチップを設計しやすいよう、設計ルール（PDK）がより使いやすく成熟した段階に引き上げられます。

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ナノシートの積層の歩留まりが上がった理由は何か

　インテルが「18A-P」でナノシートの積層歩留まりを改善できた背景には、主に「SiGe（シリコンゲルマニウム）の除去精度」と「隙間を埋める成膜技術」の進化があります。

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1. 選択的エッチングの最適化

　ナノシートを作る際、犠牲層であるSiGeだけを溶かす工程で、本尊のSi（シリコン）まで削ってしまう「かじり」が大きな課題でした。

• 改善点: 化学薬品の配合や温度管理を極限まで突き詰め、Siを1層も傷つけずにSiGeだけを完璧に抜き取る技術が安定しました。これにより、リボンの形状が均一になり、電気特性のバラつきが抑えられました。

2. ALD（原子層堆積法）による隙間の完全充填

　SiGeを抜いた後の「ナノ単位の隙間」に、絶縁膜や金属をムラなく流し込むのは至難の業です。

• 改善点: 原子を1層ずつ積み上げるALD技術が熟成し、複雑な構造の裏側まで空洞（ボイド）を作らずに埋め切ることが可能になりました。これにより、絶縁破壊などの致命的な欠陥が激減しました。

3. 計測とフィードバックの高速化

　製造ラインの中で、積層の厚みやズレをリアルタイムでスキャンする技術を導入しました。

• 改善点: わずかな誤差を即座に検知して次工程にフィードバックすることで、不良品が連続して発生するのを防げるようになりました。

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　この積層技術の安定こそが、18Aから18A-Pへの大きな進化の証と言えます。

選択的エッチングの最適化の方法は

　シリコン（Si）とシリコンゲルマニウム（SiGe）は性質が似ていますが、「ゲルマニウム（Ge）の反応性の高さ」と「結晶の歪み（ひずみ）」という2つの弱点を利用することで、SiGeだけを狙い撃ちできます。

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1. 酸化スピードの圧倒的な差　

　エッチングの多くは「まず表面を酸化させ、その酸化膜を溶かす」というステップを踏みます。

• Geの効果: SiGeに含まれるゲルマニウムは、純粋なシリコンよりもはるかに酸化されやすいという性質を持っています。
• 配合の妙: 特殊な薬品（過酸化水素など）を加えると、SiGeだけが猛スピードで酸化され、その先の溶解工程へと進みます。一方、Siは酸化が遅いため、溶けずに残ります。

2. 「歪み」が生む化学的なもろさ

　Siの土台の上にSiGeを積み上げると、原子同士のサイズの微細な違いから、SiGeの層には常に「内部ストレス（歪み）」がかかっています。

• エネルギー状態: 歪んでいる物質は、エネルギー的に不安定で「壊れやすい（反応しやすい）」状態にあります。
• 温度管理: 絶妙な温度設定にすることで、この「不安定なSiGe」だけが薬品と激しく反応し、安定しているSiは反応を免れるという境界線を作り出します。

3. 電気化学的な「電位差」

　金属が錆びるのと同じように、物質には「溶けやすさの指標（電位）」があります。

• 選択比の向上: 特定の配合比にした薬品中では、SiGeとSiの間に「溶けやすさの差」が最大化されます。この差を極限まで高めることで、SiGeを100溶かす間にSiは1も溶かさない、という「高い選択比」を実現しています。

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原子層堆積法とは何か

　原子層堆積法（ALD: Atomic Layer Deposition）とは、材料となるガスを交互に送り込み、化学反応を利用して「原子1層分ずつ」膜を積み上げていく超精密な成膜技術です。

　ナノシートのような複雑な立体構造の隙間に、ムラなく均一な膜を張るために欠かせません。

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ALDの仕組み（4ステップの繰り返し）

1. 材料ガスAの注入: ウエハー表面にガスを吸着させます。原子1個分の厚さが並んだ時点で、それ以上は吸着しない性質（自己停止機能）があります。
2. 余剰ガスの排気: 反応しなかった余分なガスを追い出します。
3. 反応ガスBの注入: 吸着したAと反応させ、目的の物質（ハフニウム酸化物など）の「1層」を形成します。
4. 余剰ガスの排気: 副産物と余分なガスを排気します。

これを数百回繰り返すことで、狙い通りの厚さの膜を作ります。

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なぜナノシートに必要なのか

• 究極の均一性: スプレーで塗るのではなく、表面の化学反応で膜ができるため、ナノシートの深い「隙間の裏側」まで、表側と全く同じ厚さでコーティングできます。
• 膜厚の精密制御: 「何回繰り返したか」で厚さが決まるため、原子レベル（0.1ナノメートル単位）での制御が可能です。

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PowerViaの貫通接続の最適化の方法は

　PowerViaにおける貫通接続（ナノビア）の最適化は、「位置合わせの精度向上」と「接続抵抗の低減」の2点が柱となります。インテルが18A-Pに向けて導入している主な最適化手法は以下の通りです。

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1. セルフアライン（自己整合）プロセスの導入

　裏面から穴を掘って表面の電極を探し当てるのは至難の業です。

• 最適化手法: 表面工程の段階で、あらかじめ「エッチングのストッパー」となる特殊な材料をビアの周囲に配置しておきます。
• 効果: 裏面から削り進めた際、そのストッパー層に当たると自動的に研磨が止まる（あるいは選択的に削れる）仕組みにすることで、高さ方向のズレを物理的に解消し、確実に接続を確保します。

2. ハイブリッドボンディングの精度向上

ウ　エハーとキャリアウェハーを貼り合わせる際の歪みを最小化します。

• 最適化手法: 貼り合わせ時の温度と圧力を、人工知能（AI）を用いたリアルタイム制御で最適化します。
• 効果: 貼り合わせによるウエハーの「伸び縮み」を予測して補正することで、裏面から狙うビアの位置精度をナノ単位で安定させます。

3. ビア材料の改良と界面の洗浄

• 最適化手法: ビアに使用する金属（タングステンや銅）と、トランジスタ側の接点との間に、原子レベルで不純物を取り除く「極低温プラズマ洗浄」を導入します。
• 効果: 接点の「濁り」をなくすことで、電力ロスの原因となる抵抗値を下げ、PowerVia本来の省電力性能を最大限に引き出します。

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