この記事で分かること
- なぜ生産能力に限界が見えているのか：生成AI向けチップ需要がTSMCの想定を遥かに上回るペースで激増したためです。最先端の2nm/3nmラインがフル稼働な上、露光装置（EUV）の不足や台湾内での電力・用地制約が重なり、物理的な限界に達しています。
- CoWoSとは：演算チップと高帯域幅メモリ（HBM）を、シリコン製の中継基板（インターポーザ）上に超高密度で封止する2.5次元実装技術です。AIの高速処理に不可欠ですが、製造難易度が高く現在の最大のボトルネックです。
- ブロードコムはどう対応するのか：3〜5年の異例な長期供給契約（LTA）を締結し、2027年以降の生産枠を先行確保しています。また、TSMCへの依存を抑えるため、Intelやサムスンの先端プロセス活用といったサプライチェーンの多様化を推進中です。
AIチップ供給でのTSMCの生産能力限界
2026年3月24日、米半導体大手ブロードコム（Broadcom）が、AIチップの爆発的な需要増に対し、製造パートナーであるTSMCの生産能力が「ボトルネック」になっているとの見解を示しました。
https://jp.reuters.com/markets/global-markets/YD5ZHUGS2ROCBPHBLUYMVLRH6Y-2026-03-24/
かつては「無限」に近いと感じていたTSMCの供給力が、現在は物理的な限界（キャパシティ・リミット）に達していると指摘されています。
なぜTSMCの供給能力が限界に来ているのか
ブロードコムが指摘した通り、TSMCの供給能力が限界に達している理由は、単に「チップ（回路）を作る工程」だけではなく、複数の技術的・物理的要因が重なっているためです。
1. 「CoWoS」パッケージング工程の爆発的需要
現在、AI半導体製造において最大のボトルネックとなっているのは、前工程（ウェハへの回路形成）ではなく、後工程の「CoWoS（Chip on Wafer on Substrate）」と呼ばれる先端パッケージング技術です。
- 技術の特殊性: GPUなどの演算チップと、高帯域幅メモリ（HBM）を一つの基板上に精密に並べて接続する技術ですが、これには極めて高い精度と特殊な装置が必要です。
- 需要の急増: 生成AIブームにより、NVIDIAのBlackwellやGoogleのTPUといった、CoWoSを必須とするチップの注文が数倍に膨れ上がりました。
- キャパシティの専有: 2026年までのCoWoS生産枠の大部分（推定85%以上）は、NVIDIAやAppleなどの巨大顧客によってすでに予約・確保されており、ブロードコムのようなカスタムチップ（ASIC）ベンダーが追加の枠を得るのが非常に困難になっています。
2. 微細化の物理的限界と装置（EUV）の不足
2nmや3nmといった最先端プロセスへの移行に伴い、製造の難易度が飛躍的に上がっています。
- EUV露光装置の依存: 最先端ラインにはオランダASML製のEUV露光装置が不可欠ですが、この装置自体の生産台数に限りがあり、TSMCが工場（Fab）を建てても装置の納入待ちが発生しています。
- 歩留まり（良品率）の課題: 2nmプロセスなどの初期段階では、1枚のウェハから取れる良品チップの割合を安定させるまでに時間がかかり、実質的な供給量が制限されます。
3. インフラ供給（電力・水・土地）の制約
台湾国内での生産集中が、物理的なリソースの限界を引き起こしています。
- 膨大な電力消費: 最先端のEUV装置は旧世代の装置に比べて数倍の電力を消費します。台湾国内での電力供給能力がTSMCの拡張スピードに追いつかず、インフラ確保が政治的な課題にもなっています。
- 熟練エンジニアの不足: 急激な増産計画に対し、最先端ラインを動かせる高度なスキルを持つエンジニアの確保が世界的に争奪戦となっており、工場の稼働率を100%に保つための「人」のボトルネックも生じています。
今後の展望：2027年が転換点か
TSMCは2026年に過去最高水準（500億ドル超）の設備投資を計画しており、CoWoSの月産能力を2024年比で約4倍（月13万枚規模）に引き上げるべく急ピッチで増産しています。市場では、この供給網が整い、ボトルネックが解消に向かうのは2027年以降になると予測されています。
生成AI向けチップ需要が爆発する中、演算器とメモリを繋ぐ先端パッケージング技術「CoWoS」の工程が最大のボトルネックです。2nm等の微細化に伴うEUV装置不足や歩留まり、台湾内の電力制約も重なっています。
CoWoSとは何か
CoWoS（Chip on Wafer on Substrate）は、TSMCが開発した2.5次元（2.5D）パッケージング技術です。異なる種類のチップを、一つの巨大な高性能チップとして機能させるための超精密な接着・接続技術です。
なぜCoWoSが必要なのか
従来の方式では、演算を行う「GPU（またはASIC）」と、データを貯める「HBM（高帯域幅メモリ）」をプリント基板上で配線してつないでいました。
しかし、AIの膨大なデータ処理には、従来の配線では「遅すぎる」「電力を食う」という限界が来ました。
CoWoSは、シリコン製の「インターポーザ」という中継基板を間に挟むことで、これらを極限まで近づけ、数千本以上の超微細な配線で直結します。
CoWoSの構造と特徴
- チップの統合: 中央にGPUなどのロジックチップ、その周囲に複数のHBMを配置します。
- インターポーザ: シリコン基板上に再配線層（RDL）を形成し、チップ間の通信速度を劇的に高めます。
- 小型・省電力: 配線距離が最短になるため、データ転送の遅延（レイテンシ）が減り、消費電力も抑えられます。
演算用チップと高帯域幅メモリ（HBM）を、シリコン製の中継基板を介して一つのパッケージに密集・直結させる先端実装技術です。AI半導体の高速化・省電力化に不可欠で、現在の供給不足の主因となっています。
ブロードコムはどんなAIチップを販売しているのか
ブロードコムが展開するAI関連製品は、大きく分けて「カスタムAIチップ（ASIC）」と「AIネットワーク製品」の2柱で構成されています。
NVIDIAが「誰でも買える高性能な汎用GPU」を売っているのに対し、ブロードコムは「特定の巨大企業専用の特注品」と「それらをつなぐインフラ」を売っているのが特徴です。
1. カスタムAIチップ (ASIC)
特定の顧客のAIアルゴリズムに最適化して設計された専用チップです。
- Google TPU (Tensor Processing Unit): 最も有名な事例です。最新の第6世代から次世代の3nmプロセス「Sunfish」まで、ブロードコムが物理設計と製造支援を担っています。
- Meta MTIA: Meta独自の推論アクセラレータの設計を支援しており、2027年に向けてさらなる大型受注が報じられています。
- OpenAI XPU: OpenAIも自社専用チップの開発でブロードコムと提携しており、2026年後半の展開が期待されています。
2. AIネットワーク製品
数万個のAIチップを高速で連携させるための「通信の要」となる製品です。
- Tomahawk 5 / 6: 世界最高速クラスのイーサネットスイッチ。AIデータセンター内の膨大なデータを低遅延・低消費電力でさばきます。
- Jericho3-AI: AIクラスタ専用に設計されたファブリックチップ。数万台のGPU/TPUを一つの巨大なコンピュータのように機能させます。
- PCIeスイッチ / SerDes: チップ間や基板間を繋ぐ高速インターフェース技術で、世界シェアの大部分を握っています。
巨大テック企業（Google、Meta、OpenAI等）向けに、各社のAIモデルに特化したカスタムチップ（ASIC）を共同開発しています。また、数万個のチップを高速接続するスイッチやネットワーク製品でも圧倒的シェアを誇ります。
ブロードコムはTSMCの生産限界にどう対応するのか
ブロードコムは、TSMCの生産枠が2026年まで埋まっている現状に対し、単なる「待ち」ではなく、供給網の構造改革と次世代技術への投資という二段構えで対応しています。
1. 「年単位」の長期契約へのシフト
従来の四半期や1年ごとの契約から、3〜5年先までを見据えた長期供給契約（LTA）へと切り替えています。
- 先行予約: 2026年の不足を教訓に、2027年から2028年にかけての製造ラインを現時点で「完全に確保」し、顧客に対しても早期の発注確定を求めています。
- リスク分散: サムスンなどの競合も同様の長期契約を導入しており、業界全体が「早い者勝ち」の囲い込み合戦に突入しています。
2. ファウンドリ（製造委託先）の多様化
TSMC一本足打法からの脱却を目指し、他のメーカーとの提携を模索しています。
- Intelとの提携の噂: Intelの最新プロセス「18A」や次世代の「14A」での製造について、ブロードコムが交渉中であるとの観測が強まっています。Intelの米国・欧州拠点は地政学的リスクの回避策としても注目されています。
- Samsungの活用: 先端メモリ（HBM4）や一部のチップ製造において、サムスンの2nmプロセスを選択肢に含める動きがあります。
3. 「チップレット」技術による歩留まり向上
一つの巨大なチップを作るのではなく、小さなチップ（チップレット）を組み合わせて一つの製品にする設計を採用しています。
- 製造効率の改善: 小さなチップに分けることで、ウェハ上の欠陥による廃棄を減らし、実質的な供給量を増やせます。
- 異種混合: 最先端の3nmが必要な部分と、比較的余裕のある5nmで済む部分を分けることで、TSMCの特定ラインへの負荷を軽減しています。
3〜5年の長期契約で2027年以降の生産枠を先行確保しつつ、Intelやサムスンへの委託分散を検討しています。また、チップレット技術の採用により、製造効率（歩留まり）を高めて実質的な供給量を底上げしています。
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