ソニーとimecの裏面接続技術

この記事で分かること

ソニーとimecの裏面接続技術

　国際学会「IEEE/JSAP Symposium on VLSI Technology and Circuits（VLSI 2026）」において、ソニーセミコンダクタソリューションズ（SSS）とベルギーの国際研究機関imecは、次世代の3Dチップ積層（3D集積）に向けた高密度な裏面インターコネクト（Backside Interconnect）技術を共同開発したと発表しました。

　従来のTSV（シリコン貫通電極）プロセスが抱えていた製造・電気的特性の課題をクリアする、極めて実用性の高いブレイクスルーとして注目を集めています。

裏面接続技術とは何か

　裏面接続技術（バックサイド・インターコネクト / 裏面配線技術）とは、「これまで半導体チップの『表側』に超満員状態で詰め込まれていた配線のうち、電源用の配線などをごっそり『裏側』に引っ越しさせる技術」です。

　現在の最先端半導体（2nm世代以降など）の性能をさらに引き上げるための、ここ数年で最大のパラダイムシフトと言われています。

1. 従来の構造（表面配線）とその限界

　従来の半導体は、シリコンウェーハという土台の上にトランジスタ（頭脳にあたる部分）を作り、その上層（表面）に、信号を伝えるための配線と、電力を供給するための配線の両方を何層にも積み上げる構造（BEOL: Back-End of Line）になっていました。

　しかし、トランジスタが微細化するにつれて、以下の問題（限界）が深刻化しました。

• 大渋滞（ルーティングの混雑）： 信号線と電源線が同じ場所でスペースを奪い合うため、配線が複雑になりすぎ、設計が限界を迎える。
• 電圧降下（IRドロップ）： 電源が上の層から複雑な配線をすり抜けて一番下のトランジスタに届くまでに、抵抗のせいで電圧が下がってしまい、電力ロスや発熱の原因になる。

2. 裏面接続技術（BSPDN）がもたらす構造改革

　裏面接続技術（一般的には BSPDN: Backside Power Delivery Network などと呼ばれます）では、この構造をガラリと変えます。

1. シリコンの表面にトランジスタと信号用配線を作る。
2. ウェーハをひっくり返し、裏側を極限まで薄く削る。
3. 削った裏面に電源用配線を作り、シリコンを垂直に貫通する微細な穴（ナノTSVなど）をあけて、トランジスタに直接電力を供給する。

このように、「表側＝信号専用」「裏側＝電源専用」と役割を完全に分離します。

3. 具体的なメリット

　この「引っ越し」によって、半導体の性能は劇的に向上します。

• 電力効率の大幅な向上（省電力化）裏側からトランジスタへ「最短距離」で電力を送れるため、抵抗による電圧降下（IRドロップ）がほとんどなくなります。これにより、無駄な発熱が減り、同じ電力でもより高いクロック周波数でチップを動かせるようになります。
• チップの小型化と高性能化表側のスペースが丸々空くため、信号配線をより自由に、高密度に配置できます。結果として、同じ面積により多くのトランジスタを詰め込んだり、チップ全体のサイズを小さくしたりできます（PPA：性能・電力・面積の最適化）。
• 微細化の継続（2nm、1.4nm、そしてその先へ）トランジスタの形を変えるだけ（FinFETからGAAへ）の微細化は限界に近づいていましたが、この「3次元的な配線の工夫」によって、ムーアの法則をさらに先へと推し進めることが可能になりました。

　この裏面接続技術は、Intel（「PowerVia」という名称で先行導入）、TSMC（A16プロセスから導入予定）、Samsung、ソニーとimecが発表した共同開発など、主要なプレイヤーがこぞって次世代チップ（AIデータセンター向けプロセッサやハイエンドスマホ用SoC）への採用を進めている最先端のトレンドです。

裏面接続技術の難しさはどこか

　裏面接続技術（BSPDN）の導入は、回路設計の自由度を劇的に向上させる一方で、半導体製造プロセス（前工程・パッケージング工程）における難易度を極限まで跳ね上げることになります。

1. 極限のウェーハ薄化（Thinning）と平坦化

　裏面からトランジスタ層へアクセスするためには、厚さ数百μmあるシリコンウェーハを、数百nm（髪の毛の数百分の1）の薄さまで均一に削る必要があります。

• 課題： 削りすぎればトランジスタを破壊し、厚みが残れば後述するビア（穴）が届きません。数インチのウェーハ全面にわたってナノメートル単位の均一性を保つCMP（化学機械平坦化）技術が求められます。

2. 表（フロント）と裏（バック）の超高精度アライメント（重ね合わせ）

　これが最大の難所の一つです。すでに表側に形成されている微細なトランジスタや埋め込み電源レール（BPR）に対して、ひっくり返した裏側から寸分の狂いもなくリソグラフィで位置を合わせる必要があります。

• 課題： シリコン層を透過して裏面から表面のパターンを認識する特殊なインサイド（裏面）アライメント技術が必要ですが、ターゲットがnm単位に微細化しているため、要求される重ね合わせ精度（Overlay Accuracy）は極めて厳格です。

3. 高アスペクト比ナノビア（Nano-TSV）の形成とメタル埋め込み

　裏面から表面のコンタクト層まで、極めて細く深い穴（ナノTSV）をエッチングで開け、そこに導電性金属を隙間なく埋め込まなければなりません。

• 課題： 穴が細すぎるため、内部に空洞（ボイド）が残りやすく、これが断線や抵抗値上昇の原因になります。これに対応するため、従来の銅（Cu）だけでなく、より微細化に適したルテニウム（Ru）やタングステン（W）といった新材料の導入が進められていますが、プロセス条件の最適化が困難です。
• 補足：先日ソニーとimecが発表した「local BDI」は、この微細ビア形成時のアライメントエラーやリーク電流の課題を「自己整合（セルフアライメント）」によって解決しようとするアプローチです。

4. 熱ストレスとウェーハの反り（Warpage）

　薄化されたウェーハは非常に脆く、そのままでは自重やプロセス中の熱で簡単に歪んだり割れたりします。そのため、一時的に「キャリアウェーハ」と呼ばれる別のウェーハに貼り付けて（ボンディング）処理し、後に剥がす（デボンディング）工程を踏みます。

• 課題： 表面と裏面で異なる金属配線層（BEOL）を持つことになるため、熱膨張率の差からウェーハに強烈な応力（ストレス）がかかり、反りやトランジスタの特性変動（歪みによる性能変化）を引き起こします。

　このように、裏面接続は「削る、貼る、正確に穴を開けて埋める」という各工程において、従来の限界を超える制御性が求められる技術です。

ソニーとimecが発表した技術の特長は何か

　ソニーセミコンダクタソリューションズ（SSS）とimecが発表した技術の核心は、裏面接続の最大の難所である「製造プロセスの厳しさ（アライメントや加工の限界）」を、賢い構造設計によって克服した点にあります。

1. 「自己整合（セルフアライメント）」によるアライメント限界の打破

　従来の裏面接続では、ひっくり返した裏面から、表面にあるナノメートル単位の標的（回路）を正確に狙って穴を開ける「超高精度アライメント」が必要で、これが量産化の大きな壁でした。

• 特長： 今回の技術は、TSVと表面の回路が接合するクリティカルな部分に、物理的な仕組みで勝手に位置がぴったり合う「自己整合型」の絶縁構造を局所的に形成します。
• メリット： リソグラフィ（露光装置）のわずかな位置ズレに対して製造プロセスが非常に「寛容（フォアギビング）」になり、微細化しても不良品が出にくくなります。

2. 100nm未満の微細化と「低抵抗・低リーク」の両立

　これまでの垂直貫通電極（TSV）技術は、穴を細く深くするほど内部に金属（配線材料）をきれいに埋め込むのが難しくなり、抵抗値が上がったり電流が漏れたり（リーク）する問題がありました。

• 特長： 新しいモジュールにより、100nm未満（sub-100nm）という極微細なサイズでありながら、隙間のないクリーンな導電パスを形成。
• メリット： 信号や電力のロスを極限まで抑え、超高密度な3D積層を可能にします。

3. シリコン層を「500nm」残せる製造上のゆとり

　通常、裏面配線を行うにはウェーハを極限まで薄く削り、トランジスタ層をほぼ露出させる必要がありますが、これはウェーハの強度を著しく落とし、熱ストレスによる歪みの原因になります。

• 特長： 今回の技術では、最大500nmのバルクシリコン層を残した状態からでも、きれいにTSVを貫通させて表面と接続できます。
• メリット： チップの機械的安定性を保ちやすく、前工程（トランジスタ形成）と後工程（パッケージング）を滑らかにつなぐ（インテグレーション）ことが容易になります。

4. 研究所レベルに留まらない「量産（HVM）適性の高さ」

　どれだけ優れた技術でも、クリーンルームの実験室でしか作れない（歩留まりが悪い）ものでは意味がありません。

• 特長： 上述の「自己整合」や「シリコン層の厚みのゆとり」により、実際の商業ファブの量産ライン（HVM：High Volume Manufacturing）にそのまま導入しやすい現実的なプロセスとして設計されています。

　「高度なリソグラフィ技術だけに頼るのではなく、構造の工夫（自己整合）によって、誰が作っても（既存の量産工場でも）高精度・高密度な裏面接続を高歩留まりで作れるようにしたこと」が、ソニーとimecの発表した最大の強みです。

　この技術は、ソニーが得意とするイメージセンサーのさらなる3D多層化や、次世代AIチップ、HBM4以降の超高帯域メモリの統合などへの応用が期待されています。