エレファンテックのデュアルシードセミアディティブプロセス

この記事で分かること

エレファンテックのデュアルシードセミアディティブプロセス

　エレファンテックは2026年6月18日、半導体パッケージ基板の新製法「デュアルシードセミアディティブプロセス（DS-SAP）」を開発したと発表しました。

　これは同社が得意とするインクジェット技術を活用し、現在主流の製法であるSAP（セミアディティブプロセス）を改良したものです。

　従来SAP法の「シードが析出しやすいが薄くしたい表面」と「シードが析出しづらいが確実に付けたいビア内」というトレードオフを解消し、AI半導体向けパッケージ基板の高密度・微細配線を実現しました。

セミアディティブプロセスとは何か

　セミアディティブプロセス（Semi-Additive Process / SAP）とは、微細配線を高精度に形成するためのプリント基板製造プロセスであり、アディティブ法（加算法）とサブトラクティブ法（除去法）の中間的な工法です。

　「アディティブ」とは必要な部分だけに材料を「加えていく」方式であり、「サブトラクティブ」とは全面に張られた銅箔を「削っていく」方式です。SAPはその中間として、薄いシード層を全面に形成した上で、必要な箇所だけに銅を積み上げる設計思想を採っています。

製造の流れ

　この方法では、まず基板全体に薄いシード層（無電解銅）を形成し、その上にフォトレジストで回路パターンを作成します。その後、電解めっきで必要な部分に銅を成長させた後、不要部分のシード層をエッチングで除去して配線を完成させます。具体的には次の4ステップで進みます。

1. 絶縁基材への積層・穴あけ：多層基板の土台となる絶縁層を積み、ビア（層間接続用の小穴）を形成します。
2. シード層の形成：基板全面に無電解銅めっきで極薄の銅膜（シード層）を形成します。
3. パターンめっき：フォトレジストで配線不要な部分をマスクし、電解めっきで配線パターンとなる部分にのみ銅を厚く成長させます。
4. シード層の除去：レジストを剥離した後、全面に薄く残るシード層をエッチングで除去し、配線パターンを完成させます。

サブトラクティブ法との違い

　サブトラクティブ法は基板全面の導体をエッチングで非回路部分のみ除去し回路を形成する方法である一方、SAPは全面シード層の上の非回路部分にあらかじめレジストを形成しておき、回路部分のみをめっきで形成する方法です。

　サブトラクティブ法はマザーボード等に使用され、SAPはICパッケージなど微細な回路が求められる基板に採用されています。

　サブトラクティブ法では銅を大量にエッチングで削るため、配線が細くなるほどアンダーカット（側面も削れる現象）が問題となります。SAPはその課題を回避し、より細い配線を精度よく形成できます。

SAPが使われる場面と利点

　微細配線形成に適し、線幅/線間10μm以下の高密度回路に対応可能であり、材料ロスが少なく環境負荷とコストを削減できます。高密度実装基板や半導体パッケージ基板（BGA・CSP・FCBGAなど）に主に用いられます。

　積層基板型のパッケージ基板では、チップ実装のための高密度化が図られており、回路形成もセミアディティブプロセス（SAP）というめっき法で微細化が進んでいます。

残る課題：微細化と歩留まりのトレードオフ

　SAPでは絶縁基材の積層・穴あけ後に無電解銅めっきなどでシード形成を行い、パターンめっきした後にシード層を除去することでパターニングを行います。　

　表面とビア内の両方に同時にシードを形成する必要があり、シードを薄くしようとするとビア奥のシード形成が不十分になってしまうことから、シード層には一定の厚みが必要です。

　一方で、シード層が厚ければ厚いほど、シード層除去工程で副作用として配線パターンも大きく削れてしまうため、微細化は難しくなります。このように、SAPには歩留まり向上と微細化のトレードオフが存在していました。

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ビアによる層間接続とは何か

　プリント基板や半導体パッケージ基板は、複数の配線層を絶縁層で挟み重ねた「多層構造」で作られています。

　各層にはそれぞれ異なる配線パターンが存在しますが、回路として機能させるためには異なる層の配線どうしを電気的につなぐ必要があります。

　この層間接続のために設けられた小穴（導電性を持たせた貫通または非貫通の穴）がビア（Via）です。

　ビアという言葉はラテン語で「道」を意味し、電気信号が層を跨いで通る「通り道」として機能します。

ビアの構造と形成方法

　ビアは基本的に、基板に小さな穴を開けた後、その内壁に銅などの導電材料をめっきして形成されます。　

　穴そのものは絶縁材であるため、内壁にシード層を形成し電解めっきで銅を析出させることで導通を確保します。

　SAPのシード形成工程が「ビア内壁へのめっきが難しい」という課題を抱えていたのも、この構造に起因しています。

ビアの種類

　ビアには用途や構造に応じていくつかの種類があります。

スルーホールビア（Through-hole Via）

　基板を完全に貫通するタイプで、すべての層を接続できますが、貫通穴が場所を取るため高密度化には不向きです。主にマザーボードなど比較的粗い配線の基板に使われます。

ブラインドビア（Blind Via）

　表層から内層に向かって途中の層までしか届かない非貫通の穴です。外側からは見えますが反対側には貫通しないため「盲孔」とも呼ばれます。表層と特定の内層だけをつなぐ際に使われます。

ベリードビア（Buried Via）

　内層どうしだけをつなぐビアで、表面からは完全に見えない埋め込み型です。表層のスペースを節約できるため、高密度設計において非常に有効です。

マイクロビア（Micro Via）

　直径が100μm以下の極小ビアで、スマートフォンや半導体パッケージ基板など高密度実装が求められる製品に使われます。レーザーで穴を開けるのが一般的です。

アスペクト比（高アスペクトビア）の問題

　ビアの性能を語る上で重要な指標が「アスペクト比」で、穴の深さを直径で割った値です。この値が大きいほど「細くて深い穴」を意味し、高アスペクトビアと呼ばれます。

　高アスペクトビアは配線密度を飛躍的に高められる一方、穴の奥まで均一に銅をめっきすることが非常に難しくなります。

　エレファンテックのDS-SAPがとくに「高アスペクトビアの実用化」を成果の一つとして挙げているのは、このめっき難易度の高さを銅ナノ粒子インクのビア内塗布によって克服したためです。

半導体パッケージ基板における重要性

　AI向けGPU・CPUは演算能力の向上に伴い、チップと基板間の信号のやり取りが急増しています。より多くの信号経路を確保するには配線の多層化が必要となり、層間を接続するビアの数・密度・精度がそのまま基板性能に直結します。

　ビアが微細化・高密度化されるほど、より多くの配線を狭いスペースに収めることができ、チップの性能を最大限に引き出すことができます。

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シード層の形成の無電解銅めっきとは何か

　無電解銅めっき（Electroless Copper Plating）とは、外部から電気を流さずに化学反応だけで基板表面に銅の薄膜を形成する技術です。通常の電気めっき（電解めっき）が電源と電極を使って銅を析出させるのに対し、無電解めっきは溶液中の化学物質が自発的に反応することで銅を堆積させます。

　SAPにおけるシード層形成に使われる理由は、絶縁体である樹脂基板には電気が流れないため、電解めっきをそのまま適用できないからです。

　まず無電解めっきで導電性のシード層を形成し、その後の電解めっきの足がかりとする、という役割を担っています。

電解めっきとの違い

　電解めっきは電源のプラス極に銅板、マイナス極にめっきしたい基板をつなぎ、電流を流すことで銅イオンを基板表面に析出させる方法です。　

　均一で厚い銅膜を高速に形成できる一方、導電性のない素材には直接適用できません。

　一方、無電解めっきは電源を必要とせず、溶液中の還元剤が銅イオンを銅に変換する反応を利用します。

　導電性の有無にかかわらず、触媒さえ付与すれば樹脂・セラミック・ガラスなどあらゆる素材に薄膜を形成できます。ただし成膜速度は遅く、形成できる膜厚も薄いため、SAPでは最終的な配線厚みは後工程の電解めっきで確保します。

反応の仕組み

　無電解銅めっきの反応は大きく2段階で進みます。

　第1段階は「触媒付与」です。樹脂基板はそのままでは銅が析出しないため、まずパラジウム（Pd）などの触媒を基板表面に吸着させる前処理を行います。このパラジウムが銅の析出反応を促進する触媒として機能します。

　第2段階が「化学還元による銅の析出」です。めっき液中には硫酸銅などの銅イオン源と、ホルムアルデヒドや次亜リン酸塩などの還元剤が含まれています。

　パラジウム触媒の存在下で還元剤が銅イオンに電子を与え、金属銅として表面に析出します。この反応は一度始まると析出した銅自体が触媒として機能するため、自己触媒的に反応が継続し均一な薄膜が形成されます。

SAPにおける役割と課題

　SAPでは、無電解銅めっきによって形成されるシード層は厚さ0.5〜2μm程度の非常に薄い膜です。

　この薄さが重要で、後工程のシード層除去（エッチング）の際に配線パターンへのダメージを最小限に抑えるためには、シード層は薄ければ薄いほど好都合です。

　しかしビア内壁という「細く深い空間」では、めっき液の流入や触媒の均一な付与が難しく、薄いシード層を形成しようとするとビア奥で析出が不十分になりやすいという問題があります。

　これがエレファンテックのDS-SAPが解決した課題の根本であり、ビア内部だけ銅ナノ粒子インクで別途シードを補う発想につながっています。

用途の広がり

　無電解銅めっきはSAPに限らず、プリント基板のスルーホール内壁の導電化、半導体ウェハの配線形成（ダマシン法）、電磁シールドコーティングなど幅広い用途で使われています。近年は環境規制の観点からホルムアルデヒドを使わない還元剤への置き換えも研究が進んでいます。

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無電解銅めっきはなぜビア底が薄くなりやすいのか

　無電解銅めっきでビア底のシード層が薄くなる根本的な原因は、めっきに必要な物質（触媒・めっき液・反応副産物）がビアという細くて深い空間の奥まで十分に届かないことにあります。

　これは化学的な問題というより、物質移動（マストランスファー）の物理的な制約です。

原因① 触媒付与の不均一

　無電解めっきの前処理として、まずパラジウム触媒を基板全面に付与しますが、ビアは細い穴であるため、触媒溶液がビア底まで均一に浸透しにくい状態です。

　基板表面では触媒溶液が十分に接触しますが、ビア内部では溶液が穴に入り込む際に表面張力の影響を受けます。

　さらに穴が深くなるほど溶液の対流が起きにくくなり、ビア底では触媒濃度が低下します。触媒が薄い箇所では銅の析出反応がそもそも起きにくいため、出発点から不均一が生じます。

原因② めっき液の濃度勾配

　めっき反応が進むにつれて、ビア内部ではめっき液の成分（銅イオン・還元剤）が消費されていきます。基板表面であれば外部の新鮮なめっき液が容易に供給されますが、ビア内部は外部との液の入れ替わりが遅いため、反応が進むほどビア奥の銅イオン・還元剤濃度が低下していきます。

　この濃度勾配が析出速度の差を生み出し、ビア入口付近は銅が十分に析出するのに対し、ビア底では析出量が少なくなります。

原因③ 反応副産物の滞留

　無電解銅めっきの化学反応では、銅の析出と同時に水素ガスや副生成物が発生します。基板表面ではこれらはすぐに拡散・排出されますが、ビア内部では発生した気泡が穴の中に滞留しやすく、その部分でめっき液との接触が遮断されてしまいます。

　気泡が滞留した箇所では銅が析出できないため、ビア壁面や底部に析出ムラが生じます。

原因④ アスペクト比の影響

　これらの問題はビアのアスペクト比（深さ÷直径）が大きくなるほど顕著になります。直径が小さく深さがあるほど、めっき液の流入・排出・対流がすべて制限されるためです。

　たとえば直径100μmで深さ100μmのビア（アスペクト比1）と、直径50μmで深さ100μmのビア（アスペクト比2）では、後者のほうが液の出入りが格段に難しくなります。

　AI半導体向けパッケージ基板で求められる高アスペクトビアは、まさにこの問題が深刻化する領域にあります。

原因⑤ 自己触媒反応の「出遅れ」

　無電解めっきは一度銅が析出するとその銅自身が触媒となる自己触媒反応ですが、これはビア底で反応の立ち上がりが遅れると、その後も回復しにくいことを意味します。　

　表面では早期に析出が始まり自己触媒サイクルが回り始めるのに対し、ビア底では立ち上がりの遅れが最終的な膜厚の差として固定されてしまいます。

まとめ：複合的な要因が重なる

　ビア底の薄膜化は触媒の届きにくさ・液の濃度勾配・副産物の滞留・アスペクト比・反応の立ち上がり遅れという複数の要因が同時に作用した結果です。

　エレファンテックのDS-SAPが「ビア内部だけ銅ナノ粒子インクで別途シードを補う」という発想に至ったのは、こうした無電解めっきの物理的限界を正面から認識した上での解決策と言えます。

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