TSMC、CoPoS量産化への見通しは2～3年

この記事で分かること

TSMC、CoPoS量産化への見通しは2～3年

　TSMCの魏哲家董事長が株主総会で明かした次世代パネルレベル先進パッケージング技術「CoPoS（Chip-on-Panel-on-Substrate）」のロードマップは、AI半導体市場の「次の本命」を見据えつつも、製造業としての現実的なハードルを率直に示したものとして業界内で大きな注目を集めています。

　「量産に近道はない」という言葉通り商業的な大規模量産に達するには2〜3年（2028〜2029年頃）を要するという見通しは、非常に現実的かつ妥当なタイムラインと言えます。

CoPoSとは何か

　CoPoS（Chip-on-Panel-on-Substrate）は、TSMCが開発を進めている次世代の「パネルレベル」先進パッケージング技術です。

　現在、NVIDIAのAI半導体などを支えている主力技術「CoWoS（Chip-on-Wafer-on-Substrate）」の正統進化系にあたります。

最大の変更点：「丸」から「四角」への大転換

　一番の違いは、チップを並べて載せるための「土台（中間基板）」の形と大きさです。

　これまでのCoWoSは直径300mmの丸いシリコンウェハの上にチップを配置していました。しかしCoPoSでは、液晶パネルの製造技術などを応用した、巨大な四角いパネル基板（例：600mm×600mmなど）を使用します。

なぜCoPoSが必要なのか？（2つの決定的な理由）

1. AIチップが「大きすぎて丸いウェハに収まらない」から

　最新のAI半導体は、演算を行うメインのチップ（論理ダイ）の周囲に、大量の超高速メモリ（HBM）をギチギチに詰め込むため、パッケージ全体のサイズが巨大化しています。

　丸いウェハから四角く巨大なチップを切り出そうとすると、外周部分に多くの無駄（端材）が出てしまい、1枚のウェハから数個しか取れないという致命的な非効率が生じます。

　これを四角いパネルにすることで、面積利用効率が約劇的に跳ね上がり、コストを大幅に削減できます。

2. レティクル限界（サイズの物理的限界）の突破

　半導体露光装置が一度に焼き付けられる回路の大きさには「レティクル限界（約858平方ミリメートル）」という物理的な壁があります。

　CoWoSでもこの壁を繋ぎ合わせて広げる工夫（3倍〜4倍サイズなど）をしていますが、ウェハのサイズ自体が限界に達しつつあります。

　CoPoSの巨大パネルであれば、従来のウェハサイズに縛られることなく、複数のチップを縦横無尽に繋ぎ合わせた超・大型のAIシステム（インターポーザの巨大化）を1つのパッケージに収めることが可能になります。

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　CoPoSとは、「AIチップが巨大化しすぎて丸いウェハの限界を超えたため、巨大な四角いパネルを使って、より多くのチップを載せた『超巨大AIモンスターチップ』を効率よく作る技術」です。

　製造ラインのすべて（露光、搬送、検査など）を四角い巨大パネル用に作り直す必要があり、魏哲家董事長が言うように「量産まで2〜3年の地道なステップ」が必要とされています。

反りを解決出来るのか

　結論から言うと、「技術的な解決への道筋はすでに見えているが、それを商業ラインの歩留まり（コスト）で安定させるのに2〜3年かかる」というのがリアルな現状です。

　パネルレベル（PLP）の最大の敵である「反り（Warpage）」は、加熱・冷却時にシリコンチップと樹脂、基板の熱膨張率（CTE）の差によって発生します。これを解決するために、TSMCやサプライチェーンは主に以下の4つのアプローチを組み合わせて力技と科学でねじ伏せようとしています。

1. 究極の切り札：「ガラス基板（Glass Core）」へのシフト

　従来の有機（プラスチック）基板は熱に弱く、大型化すると反ってしまいます。そこで、IntelやTSMCが次世代の本命として投資しているのがガラス基板です。

• メリット： ガラスはシリコンに近い熱膨張率を持ち、硬く、極めて平坦です。これに置き換えることで、大面積化しても反りを劇的に抑えることが可能になります。

2. 材料の進化（日本の素材メーカーの強み）

　レゾナックや住友ベークライト、信越化学といった日本の化学メーカーが、「極限まで縮まない・熱で膨張しない」次世代の封止材（EMC）や絶縁膜を開発しています。

　材料の配合をナノレベルで調整し、シリコンダイを包み込んだ後も全体が同じ比率で伸縮するようにコントロールする研究が実用化の段階にあります。

3. 装置側での「歪み（ディストーション）」リアルタイム補正

ど　れだけ対策しても、大型パネルの端部はミクロン単位でわずかに歪みます。

　そこで、ASMLなどの最新露光装置（ステッパー）は、「パネルが歪んでいることを前提に、レーザーで歪みを瞬時に計測し、回路パターンの焼き付け位置をリアルタイムに補正して追従する（ダイ・バイ・ダイ・アライメント）」という超高精度な制御を行っています。これにより、多少の反りがあっても配線を正確に繋ぐことができます。

4. 強制的に平坦を保つ「キャリア技術」

　製造プロセスの途中、特に熱がかかる工程では、強固な一時支持体（ガラスや金属のキャリア基板）にパネルを貼り付け、物理的に「反らせない」状態で処理を行います。

　すべての工程が終わった後に、レーザーなどで綺麗に剥がす技術（レーザーリフトオフ）の精度が向上しています。

なぜ2〜3年かかるのか？

　「1枚だけ完璧なものを作る（ラボレベル）」のは今でも可能ですが、これを「24時間365日、巨大なパネルを数千枚流しても、1枚も割れずに90%以上の歩留まりで量産する」となると話は別です。

• 搬送ロボットの最適化： わずかに反った巨大パネルを、割らずに超高速で運ぶ工場の自動化システムが必要。
• サプライチェーンの共通規格化： パネルのサイズ（例：600mm×600mmか、515mm×510mmかなど）の業界標準がまだ完全に固まりきっておらず、装置の量産効果が出るまでに時間がかかる。

　魏哲家氏の「近道はない」という言葉は、これらの地道なプロセス最適化と、装置・材料メーカーを巻き込んだエコシステム（TSMC 3DFabricアライアンス）の熟成に、どうしてもそれだけの歳月が必要であるという製造業としての誠実な見通しを反映しています。

ガラス採用の課題は何か

　ガラス基板（Glass Core Substrate）は、「反り」を根本的に解決する特効薬として期待されていますが、実用化に向けては主に4つの高いハードルが存在します。

　既存の有機（プラスチック）基板の製造ノウハウが通用しないため、以下の技術的・経済的課題をクリアする必要があります。

1. 脆さと微細加工の難しさ（クラック問題）

　ガラスは硬く平坦な反面、「割れやすく、欠けやすい（脆性）」という致命的な弱点があります。

• TGV（ガラス貫通電極）の電気的接続： ガラスにレーザーなどで数百万個の微細な穴を開ける際、周囲に目に見えないほどの微細なひび割れ（マイクロクラック）が入りやすく、これが製造中に進展して基板全体の破壊につながります。
• ダイシング（切断）の難しさ： 最終的にパッケージを切り出す際、端面がチッピング（刃こぼれのように欠ける）を起こしやすい。

2. 金属膜との密着性（剥離問題）

　ガラスの表面は原子レベルで極めて「滑らか（平滑）」です。これは微細な配線を描くには有利ですが、上に載せる金属（銅配線など）が引っかかる引っかかり（アンカー効果）がないため、ペリペリと剥がれやすいという問題が生じます。

　熱変化のストレスがかかった際に、ガラスと金属の界面で剥離が起きないよう、特殊なプライマー（密着層）の形成や表面処理技術の開発が急がれています。

3. 製造装置・サプライチェーンの未成熟

　現在の半導体後工程（OSATなど）の製造ラインや搬送ロボット、検査装置は、すべて「有機基板」を前提に最適化されています。

• ガラス基板を割らずに高速搬送する吸着・ハンドリング技術
• ガラスの透明度に対応した新しい光学検査・計測装置これらをサプライチェーン全体でゼロから揃え直す必要があり、エコシステムの構築に時間がかかっています。

4. 莫大な初期コスト

　上記のように、製造難易度が高く歩留まりが低いうえに、専用装置の導入コストがかさむため、ガラス基板は非常に高価です。そのため、導入初期はコストを度外視できる「1個数百万円クラスの超ハイエンドAIアクセラレータ」などの限定的な用途に絞られる見込みです。

　ガラス基板への移行に関しては、Intelが2020年代後半の量産化を明言して先行していますが、TSMCは今回の「CoPoS」において、まずは従来の有機基板ベースで立ち上げ、のちにガラスへ移行するアプローチを採ると見られています。