nanostackの積層方法

この記事で分かること

nanostackの積層方法

　IBMは、世界初となる1nm未満（0.7nm / 7オングストローム）世代の半導体プロセス技術の試作成功を発表しました。2021年に同社が発表した2nm技術に続く歴史的なマイルストーンであり、半導体の微細化がいよいよ「原子スケール（オングストローム）」の領域に完全突入したことを示しています。

　IBMはパートナー企業による初期生産のターゲットを今後5年以内（2031年前後）としています

　前回は、nanostackの概要に関する記事でしたが、今回はこれまでの3次元実装との違いや具体的な積層方法に関する記事となります。

これまでの3次元実装との違いは何か

　これまでの「3次元実装（3Dパッケージング）」と、今回発表された「NanoStack（CFET構造）」の最大の違いは、3次元化している「階層（スケール）」と「製造工程」にあります。

　これまでは「別々に作ったチップを縦に積み重ねる技術（後工程）」だったのに対し、今回は「チップの中のトランジスタ素子そのものを縦に作り込む技術（前工程）」です。

1. スケール（サイズ感）の違い

• これまでの3次元実装（3Dパッケージングなど）
  • 対象： チップ（ダイ）単位、メモリ（HBMなど）単位
  • サイズ： マイクロメートル（$\mu m$）〜ミリメートル（$mm$） の世界。
  • チップ同士を繋ぐ「TSV（シリコン貫通電極）」やマイクロバンプのサイズ・間隔は、数マイクロメートル単位です。
• NanoStack / CFET
  • 対象： トランジスタ素子（n型・p型）単位
  • サイズ： ナノメートル（$nm$）〜オングストローム（$\text{Å}$） の世界。
  • 原子レベルの薄さ（数ナノメートル）のナノシートを垂直に積み重ね、制御します。

2. 製造工程（前工程 vs 後工程）の違い

• これまでの3次元実装（3Dパッケージングなど）
  • 「後工程（バックエンド）」で機能します。
  • ロジックチップやメモリ（HBM）をそれぞれ別の工場やラインで完成させた後、それらをインターポーザと呼ばれる基板上に並べたり、TSVで縦に「パッケージング（梱包）」して1つの製品に仕上げます。
• NanoStack / CFET
  • 完全に「前工程（フロントエンド）」の技術です。
  • まっさらなシリコンウェハの上に、High-NA EUV露光装置や原子層堆積（ALD）、精密エッチングを駆使して、最初から「2階建てのトランジスタ回路」を直接プリントして作り込みます。

3. 目的の違い

• これまでの3次元実装（3Dパッケージングなど）
  • 目的は「システム全体のボトルネック（通信遅延・帯域）の解消」です。
  • プロセッサとメモリの距離を極限まで近づけ、巨大なデータの通り道を確保するために縦に重ねます（例：GPUの横にHBMを積む）。
• NanoStack / CFET
  • 目的は「ムーアの法則の延命（トランジスタ密度の極限化）」です。
  • チップ1枚の中に詰め込める「トランジスタの数」そのものを物理的に2倍にし、演算能力を爆発的に高めるために縦に重ねます。

どのように積層するのか

　IBMの「NanoStack」は、2枚のウェハを分子レベルで貼り合わせ、段階的に回路を作り込む「セケンシャル（逐次型）3D集積」というプロセスで積層されます。

　一体成形するのではなく、「1階を作ってから、2階を継ぎ足す」という手順を踏むことで、極微細な原子スケールでの積層と、独自の「スタッガー（ずらし）配置」を実現しています。具体的な製造ステップは以下の通りです。

① 下層（1階部分）の形成

　まず、ベースとなる1枚目のシリコンウェハ（ボトムウェハ）上に、通常通りの前工程プロセス（成膜・露光・エッチング）を用いて、下層となるトランジスタ（例：n-FET）のナノシート構造を作り込みます。

② 中間絶縁層の形成と平坦化

　下層の上に、上下の電気的ショートを防ぐための極薄誘電体（絶縁マテリアル）を堆積させます。

　その後、CMP（化学機械平坦化）技術を用いて、原子レベルで完全に平らな状態に磨き上げます。これが2階の床（土台）になります。

③ 超薄膜誘電体接合（ウェハ・ボンディング）

　ここに、別のシリコン層を持つ2枚目のウェハ（トップウェハ）を反転させて真っ直ぐ上から貼り合わせます（Wafer-to-Wafer Bonding）。

　熱と圧力を加えて分子レベルで強固に接合させた後、不要な基板部分を削ぎ落とし、上層用の極薄な結晶シリコン膜だけを「床」の上に残します。

④ 上層（2階部分）の露光とスタッガー（ずらし）配置の形成

　ここがIBM技術の核心です。残された上層のシリコン膜に対して、High-NA EUV（高開口数極端紫外線）露光装置を用いて2階部分のトランジスタ（例：p-FET）を焼き付けます。

　この際、下層の真上ではなく、あえて数ナノメートル横に意図的にずらした位置（スタッガー配置）にパターンをあわせ（アライメント）て露光し、エッチングします。

⑤ 上下一体配線（コンタクト）の形成

　最後に、上層と下層の双方に電気を通すための縦穴（コンタクトビア）を掘ります。

　スタッガー配置によって「下層の端子の上空」が空いているため、上層の構造を傷つけることなく、上から下層へ直通する深い穴と、上層へつながる浅い穴をそれぞれ掘ることができます。そこにルテニウムなどの最先端金属を流し込み、3次元の立体配線を完成させます。

なぜこの方法なのか？（モノリシック型との違い）

　上下のナノシートを1本の柱から一気に削り出す「モノリシック（一体型）CFET」の場合、上下を「ずらす」ことは構造上不可能です。

　IBMが採用した「セケンシャル（貼り合わせ）型」だからこそ、2回目の露光（上層の形成）のタイミングで位置を自由にコントロールし、配線効率とノイズ抑制に最適な「スタッガー配置」を作り出すことが可能になります。

超薄膜誘電体接合とは何か、どのように接合するのか

　超薄膜誘電体接合とは、3次元積層半導体（NanoStackや逐次型CFET）を製造する際、下層のトランジスタが形成されたウェハと、上層の材料となるウェハを、極薄の層間絶縁膜（誘電体）を介して分子レベルで直接貼り合わせる技術です。

　接着剤のような不純物を一切使わず、シリコン酸化膜（SiO2）や炭窒化ケイ素（SiCN）などの誘電体同士を直接結合させることで、以下の2つの役割を数ナノメートル（nm）〜数十ナノメートルという極限の薄さで同時に実現します。

1. 物理的固定： 上下のウェハを剥がれないように強固に一体化する。
2. 電気的絶縁： 1階と2階のトランジスタ間で意図しない電流のリーク（漏れ）を完全に遮断する。

どのように接合するのか（メカニズムと手順）

　この技術は、主に「親水性接合（Hydrophilic Bonding）」と呼ばれる分子間の引き付け合う力を利用し、以下の4つのステップで行われます。

① 表面の原子レベル平坦化（CMP）

　結合させる双方のウェハ表面に誘電体を成膜し、CMP（化学機械平坦化）によって原子レベル（凹凸が1ナノメートル未満）まで徹底的に磨き上げます。

　表面にわずかでも凹凸やゴミがあると、接合時に「ボイド（隙間・空気の泡）」が生まれ、不良の原因になります。

② 表面のプラズマ活性化（親水性処理）

　磨いた表面に窒素や酸素のプラズマを照射し、表面の結合をあえて不安定な状態（活性化）にします。

　その後、純水で洗浄することで、誘電体の表面に膨大な数の水酸基（$-OH$ 基：シラノール基）を強制的に付着させ、極めて強い親水性を持たせます。

③ 室温での仮接合（水素結合）

　2枚のウェハを正確に位置合わせし、室温環境で中央部を軽く押し付けます。すると、表面の OH基同士が水素結合（ファンデルワールス力）を起こし、接着剤なしでも「波」が広がるように自発的にピタッと貼り合わさります。

④ 低温アニール（共有結合への転換）

　貼り合わせたウェハを300℃〜400℃の炉で加熱（アニール）します。熱を加えることで、以下の化学反応が起こります。

　Si-OH + HO-Si → Si-O-Si + H2O

対向していた水酸基から水分子（H2O）が抜けて外に拡散し、代わりにシリコンと酸素が直接結ばれる強固な共有結合（シロキサン結合）へと変化します。

これにより、ウェハ同士が完全に「一体の岩」のようになります。

なぜNanoStack（0.7nm）において極めて重要なのか

1. 下層のトランジスタを壊さない「低温プロセス」

　通常のウェハ結合や結晶成長には1000℃近い高温が必要ですが、それを行うと1階部分にすでに作り込んだトランジスタの構造（不純物の分布や微細な金属配線）が熱で溶けたり拡散したりして破壊されてしまいます。

　超薄膜誘電体接合は、400℃以下という「下層が耐えられる低温」で強固な結合を作れるため、3次元逐次積層には不可欠です。

2. 上層の「結晶の質」を担保する

　貼り合わせた後、上層ウェハの裏側を限界まで削り、数ナノメートルの「極薄シリコン膜」だけを残します。

　この残った膜の上にHigh-NA EUVで2階のトランジスタを作っていくため、接合面が完全に平坦かつ強固でなければ、上層のシリコン結晶に歪みや欠陥が生じ、0.7nm世代の性能（動作クロックや省電力性）を引き出すことができなくなります。

なぜ層ごとに異種材料を使用できるのか

　NanoStackにおいて層ごとに異なる材料（異種材料統合：Heterogeneous Integration）を使用できる最大の理由は、この技術が「別々のウェハで1階と2階を別々に作り、後から貼り合わせる（セケンシャル/逐次型3D集集積）」というプロセスを採用しているからです。

理由1：別々のウェハで独立して結晶成長させられるから

　競合技術である「モノリシック（一体型）CFET」の場合、1枚のウェハ上に下層の材料と上層の材料を縦に連続してエピタキシャル成長（結晶成長）させる必要があります。

　しかし、原子の並び方（格子定数）が異なる材料を無理に重ねて成長させると、結晶に「ひずみ」が生じて致命的な欠陥（ひび割れや転位）が発生してしまいます。そのため、実質的に同じシリコン（Si）系の材料しか使えないという強い制約がありました。

　一方、IBMのNanoStack（セケンシャル型）は、下層用のウェハと、上層用のウェハを全く別のラインで独立して製造します。

　それぞれのウェハにおいて、最適な結晶特性を持つ材料を最高の品質で個別に用意できるため、結晶格子の不整合という物理的限界に縛られません。

理由2：熱の制約（サーマルバジェット）を回避できるから

　高性能なトランジスタを作るには、材料を堆積させた後に1000℃近い高温で熱処理（アニール）して結晶の質を高める必要があります。

　もし一体型（モノリシック）で上層に異種材料（例えばシリコンより熱に弱い材料）を重ねようとすると、上層の熱処理の熱によって、すでに完成している下層の構造（不純物の分布など）がドロドロに壊れてしまいます。

NanoStackは、以下の手順でこの問題をクリアしています。

1. 下層ウェハを1000℃の最適温度で完璧に作り込む。
2. 上層用の材料（これもあらかじめ別のウェハ上で高温処理して完成させておく）を用意する。
3. 前回解説した「超薄膜誘電体接合」を使い、下層が壊れない400℃以下の低温で2つをピタッと貼り合わせる。

　お互いに「最高の状態」まで加熱処理し終えた材料同士を、低温でドッキングするだけなので、熱による材料の劣化が起きません。

どんな異種材料の組み合わせが可能になるのか

　この技術により、トランジスタの電気の流れやすさ（キャリア移動度）を極限まで高める材料の「適材適所」が可能になります。

• n-FET（電子で動く）： 電子の移動度が極めて高い純シリコン（Si）や、次世代の二次元（2D）原子層材料（$MoS_2$など）を下層に採用。
• p-FET（正孔で動く）： 正孔（ホール）の移動度がシリコンの数倍高いシリコンゲルマニウム（SiGe）や純ゲルマニウム（Ge）を上層に採用。

　このように、n型とp型でそれぞれ「最速のスピードが出る異なる材料」を3次元に超密着させられることが、NanoStackが0.7nm世代で劇的な性能向上（性能50%向上、消費電力70%削減）を達成できる強力な裏付けとなっています。