この記事で分かること
NANDフラッシュをプロセッサに接合する利点
プロセッサとNANDを物理的に直結することで、データ転送距離が最短化されレイテンシが大幅に削減されます。帯域幅向上と消費電力低減、HBM比での大容量・低コスト化、AIワークロードへの最適化が同時に実現できます。
直接接合が難しい理由
NANDとプロセッサは製造プロセスが根本的に異なり、超高アスペクト比エッチングや異種チップ接合時のウェハ反り・歩留まり低下が障壁です。さらにプロセッサの発熱がNANDのデータ保持特性を劣化させるリスクもあります。
HBMの限界
1スタックあたりの容量が最大64GB程度にとどまり、巨大AIモデルの需要に追いつけません。TSV積層構造による高コスト・供給逼迫に加え、多層構造による発熱・冷却問題も深刻です。
SanDiskのプロセッサとNANDフラッシュの直接接合技術
AIモデルの大規模化が加速する中、これまでNvidiaやAMDなどのAIチップ・GPUにおける標準的なメモリとして君臨してきたHBM（High Bandwidth Memory）に、限界が見え始めています。
既存シHBMソリューションのスタックあたりの容量は通常32〜64GBであり、この容量の上限が超大規模モデルの学習や推論の需要を満たすことをますます困難にしています。
このような状況でSanDiskがプロセッサとNANDフラッシュを直接接合する3D積層特許を公開しました。CBA構造を活用し、HBMを補助的役割に格下げするこの設計は、AIチップのメモリアーキテクチャを根本から変える可能性を持ちます。2026〜2027年のHBF量産と並行する長期戦略です。
NANDフラッシュメモリをプロセッサの接合する利点は何か
①レイテンシの劇的な削減
従来のコンピュータアーキテクチャでは、NANDフラッシュはプロセッサから遠い位置に配置されており、データがプロセッサに届くまでには複数の経路を経る必要がありました。
この物理的な距離がデータアクセス速度を本質的に制限しており、特にAIワークロードのように応答時間に極めて敏感な用途ではボトルネックとなっていました。
SanDiskの新特許では、CBA（CMOS directly Bonded to Array）構造に基づくNANDフラッシュチップをAIアクセラレータやGPUなどのコンピューティングチップの直下に配置し、プロセッサとNANDフラッシュの直接的な物理接合を実現します。
これにより、データ転送経路が最短化され、レイテンシが抜本的に改善されます。
②帯域幅と電力効率の同時最適化
物理的距離の短縮はレイテンシだけでなく、消費電力にも直結します。CBA技術と最新のToggle DDR6.0インタフェースを組み合わせた3DフラッシュメモリはNANDインタフェース速度が33%向上し4.8Gb/秒を実現するとともに、データ入出力の電力効率を入力時に10%、出力時に34%それぞれ改善し、低消費電力と高性能の両立が実証されています。
接合距離が縮まるほどこの恩恵はさらに大きくなります。
③大容量とコストの両立
HBM（High Bandwidth Memory）はDRAMを積層した高速メモリですが、容量に上限があります。既存のHBMソリューションのシングルスタック容量は通常32〜64GBであり、この容量の天井は超大規模モデルのトレーニングと推論の需要を満たすことがますます困難になっています。
一方、NANDフラッシュはDRAMに比べて製造コストが低く、大容量化が容易です。プロセッサに直接接合することで、HBMの高速性に近い性能を保ちつつ、より大きな容量をより低コストで提供できる可能性があります。
④AIワークロードへの最適化
この特許のアーキテクチャは、HBMの垂直積層の概念を借用し、シリコン貫通電極（TSV）技術を用いて多層のNANDフラッシュを相互接続し、統一されたストレージスタックを形成します。
役割分担も明確で、HBMは即時性の高いキャッシュ的な処理を担い、NANDフラッシュ層が読み書き集中型ワークロードと大規模データストレージの主役を担います。
その根本的な目標は、物理レベルでコンピューティングユニットと大容量ストレージ間の距離を最大限に縮め、システムレベルで帯域幅・レイテンシ・エネルギー効率の極限的な最適化を同時に達成することにあります。
NANDフラッシュとプロセッサの直接接合により、①レイテンシの大幅削減、②帯域幅向上と消費電力低減、③HBM比での大容量・低コスト化、④AIワークロードへの最適化という4つの利点が得られます。コンピューティングとストレージの「ゼロ距離」化がAIチップ設計を根本から変える可能性があります。
NANDフラッシュとプロセッサの直接接合はなぜ難しいのか
①製造プロセスの根本的な異質性
NANDフラッシュとロジック半導体（プロセッサ）は、そもそも製造プロセスが大きく異なります。
3D NANDフラッシュの断面構造は、マイクロプロセッサやSoCなどの一般的なロジック半導体の断面構造とも、DRAMやNORフラッシュなどのメモリの断面構造とも大きく異なります。
最大の違いは、膨大な数で林立する細長い柱状の構造物の存在です。プロセッサが先端の微細ロジックプロセスで作られるのに対し、NANDフラッシュは高電圧動作や電荷トラップ構造を必要とし、両者を同一の製造ラインに乗せることは極めて困難です。
②超高アスペクト比エッチングの難しさ
メモリセルを垂直方向に積層することは、細くてきわめて長い孔（メモリホール）を垂直かつ均一に形成する高難度のエッチング技術と、細長い孔の側面に薄膜を均一に形成する高難度の成膜技術を要求します。
現在の最先端NANDでは300層以上の積層が進んでおり、数μm以上の深さで極細の穴を垂直に開けるための超高アスペクト比（HAR）エッチング技術が大きな技術革新を占めるようになっています。このような特殊プロセスをプロセッサと同一のパッケージ内で両立させることは技術的な難題です。
③ウェハの反りと歩留まりの問題
高層化が進むほど、電流、ウェーハの反り、製造コスト、歩留まりといった壁が大きくなります。NANDフラッシュとプロセッサを直接接合する場合、それぞれの熱膨張係数の差から生じる応力がウェハの反りを引き起こし、接合面のアライメント精度を低下させます。
製品の歩留まりが下がれば、せっかくの大容量・低コストというNANDの優位性が製造コストの上昇で相殺されてしまいます。
④構造的な高さと接続の複雑さ
NANDフラッシュでは48層や64層といった高さのさらに上に金属配線層が存在し、シリコン表面に設けたMOSトランジスタの周辺回路は、細長い柱を通して最上層へと接続される構造です。
この「縦に長すぎる」構造はプロセッサとの物理的接合時の配線設計を複雑にします。SanDiskのCBA技術はCMOS回路をNANDアレイとは別のウェハに形成して貼り合わせることで部分的にこの問題を解決していますが、さらにその上にプロセッサを接合する構造はより高い精度を要求します。
⑤発熱とデータ信頼性のトレードオフ
プ ロセッサは動作中に大量の熱を発生させますが、NANDフラッシュは高温環境でデータ保持特性が劣化しやすい性質を持ちます。両者が物理的に直接接触する構造では、プロセッサの発熱がNAND側の信頼性に直接影響を及ぼすため、精密な熱設計が不可欠です。
NANDフラッシュメモリの多値化（SLC→MLC→TLC→QLC）が進むにつれて、1セルあたりの電子数が減少し、信頼性と耐久性の課題が顕在化しており、特に書き換え回数の減少やデータ保持期間の短縮が問題となっています。プロセッサとの直接接合はこの課題をさらに深刻化させる可能性があります。
NANDフラッシュとプロセッサの直接接合が難しい主な理由は、①製造プロセスの根本的な異質性、②超高アスペクト比エッチングの困難さ、③ウェハ反りと歩留まり低下、④複雑な縦構造の接続問題、⑤プロセッサ発熱によるNANDのデータ信頼性劣化、の5点に集約されます。
HBMの限界とは何か
①容量の壁：AIモデルの大規模化に追いつけない
HBMはその高速性と引き換えに、「容量不足」と「高コスト」という深刻な課題を抱えています。
具体的には、次世代規格であるHBM4であっても、1スタックあたりの容量は最大64GB程度に留まると予測されています。
しかし、数兆パラメータ規模の巨大言語モデル（LLM）を扱うAIサーバーにおいては、テラバイト（TB）級のメモリ空間が求められます。このギャップを埋めるために、現在は高価なHBMを無理に増設するか、速度の遅い外部ストレージに頼らざるを得ない状況が続いています。
②「メモリの壁」の深刻化
プロセッサの処理能力向上にメモリの供給能力が追いつかない「メモリの壁」問題は、今や速度（帯域幅）だけでなく、容量（キャパシティ）の側面でも深刻化しています。
AIモデルが肥大化する速度に対し、HBMの容量増加ペースは遅すぎるというのが現状です。GPUの演算能力がいくら向上しても、それを支えるデータ供給路が追いつかなければ、システム全体のボトルネックになってしまいます。
③製造の複雑さと極めて高いコスト
HBMはTSV（シリコン貫通電極）技術と微細な積層プロセスを使用しているため、製造が複雑でコストが高くなります。
さらに深刻なのは供給逼迫の問題です。マイクロンの最高事業責任者は「HBMを1ビット分増産するごとに、DRAMの3ビット分の供給能力が失われる」と述べており、利益率の高いAI向け製品への生産シフトが、一般向けDRAM供給を圧迫するという矛盾も顕在化しています。
実際、MicronのHBM生産能力は2026年末まで完売しており、この需給の不均衡はゲーミングGPUの生産を40%削減するほどの影響をもたらしています。
④発熱と冷却の課題
HBMの多層積層構造は、熱の集中を引き起こし、冷却の課題をもたらすことがあります。複数のDRAMダイを縦に積み重ねた構造は、熱を逃がしにくく、特に高負荷のAI推論・学習ワークロードでは、熱管理がシステムの安定性と性能の上限を決める要因となります。
冷却技術の高度化が不可欠ですが、それはさらなるコスト増につながります。
⑤次世代アーキテクチャへの移行圧力
こうした複合的な限界から、業界が目をつけたのが、容量単価が安く、大容量化が容易なNANDフラッシュメモリをHBMのように積層して高速化するという逆転の発想です。
KAISTの専門家の予測では、2038年頃にはHBF市場がHBM市場を規模で上回る可能性があるとされており、HBMの限界が次世代メモリアーキテクチャへの本格的な移行を後押ししています。
HBMの限界は①スタックあたり最大64GB程度という容量の天井、②製造の複雑さに起因する高コストと供給逼迫、③多層積層による発熱・冷却課題の3点に集約されます。AI大規模化の速度に容量増加が追いつかず、HBFなどの次世代技術への移行が加速しています。
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