この記事で分かること

TSMC、半導体製造装置の調達量見通し９割増

　SEMICON Taiwan 2026のフォーラムにおいて、TSMC（台湾積体電路製造）の侯永清（Y.J. Hou）上級副総経理は半導体製造装置の調達量が2025年末時点の要求水準（基準値 1.0）に対し、2026年第1四半期に1.5倍、さらに2026年7月時点では1.9倍（+90%）へと急膨張したことを発表しています。

　TSMCは急増する顧客からの生成AI向け需要に応えるため、TSMCは現在世界全体で約20棟のファブ（工場）を同時建設中です（台湾内に13棟、米国・日本・欧州などの海外に5〜6棟）。従来の同時建設規模（4〜5棟程度）を大きく上回る展開です。

なぜ大幅に予測を上回ったのか

　TSMCの装置調達見通しが、わずか半年の間に当初予測（1.0）から1.9倍（+90%）へと急膨張した背景には、単なる「需要の増加」にとどまらない、半導体技術とAI市場の構造的な急変化が存在します。

1. 生成AI需要の「質」と「量」の想定以上の急加速

• ハイパースケーラーの投資加熱: 米主要IT大手（Microsoft, Alphabet, Meta, Amazon等）やNVIDIAなどのAI事業者が、AIインフラ構築に向けた先端チップ（GPU、カスタムASIC）の注文を前倒し・大幅増額したことが最大の直接要因です。
• キャパシティの奪い合い: AI半導体の供給不足（ボトルネック）を懸念した顧客企業が、数年先の製造ライン枠を急速に囲い込む「長期契約・先買い」の動きを強め、TSMC側にも当初計画をはるかに超えるペースでの能力拡張を要求しました。

2. 先端パッケージング（CoWoS）の急激な「大型化・複雑化」

• 1チップあたりの必要装置数の増加: 最新のAIシステムでは、ロジック半導体と高帯域幅メモリ（HBM）を同一基板上に超高密度で統合する先端パッケージング技術（CoWoS）が必須となっています。
• パッケージサイズの膨張:CoWoSのパッケージサイズ自体が従来の数倍から10倍以上に大型化しており（2024〜2029年で最大14倍超に拡大予測）、これに伴いチップ1個を生産するために必要な後工程装置の台数や露光・検査プロセスが急増しました。

3. 次世代プロセス（2nm / N2）への移行に伴う「製造工程の爆発的増加」

• GAA構造と裏面電源供給の採用: 3nm（N3）から2nm（N2）プロセスへ移行するにあたり、従来のFinFETからGAA（Gate-All-Around）トランジスタ構造への転換や、裏面電源供給（BSPDN）といった極めて高度な技術が導入されています。
• プロセスステップ数の増大: 製造工程の難易度向上に伴い、露光・エッチング・薄膜形成・洗浄などのプロセス数が飛躍的に増加しました。これにより、1つのファブ（工場）の生産能力（枚数）を維持するために必要な製造装置の台数自体が従来プロセスより格段に多く必要（＝装置強度の増加）になっています。

4. 世界約20棟のファブ「同時着工」による設備需要の集中

• 従来の4〜5倍の建設規模: 台湾内での13棟の建設に加え、米国アリゾナ、日本（熊本）、欧州（ドレスデン）など海外拠点を含め、現在グローバルで約20棟のファブを同時建設しています。
• 同時納入要求の重複: 従来は複数年かけて段階的に分散発注・搬入していた製造装置を、これら多数の工場に向けて短期間で同時に揃える必要が生じたため、TSMCから装置メーカーへの一時的な受注・調達要求が極めて突出した数値となりました。

どんな装置の伸びが大きいのか

　調達見通しの大幅引き上げにおいて、特に需要の伸びが著しいのは「先端パッケージング装置（後工程）」と「2nm GAA・裏面電源プロセス対応の特化型装置（前工程）」の2つの分野です。

1. 先端パッケージング・後工程装置（伸び率で最大）

　CoWoSの生産能力増強と基板の超大型化（2029年にかけて最大14倍超へ拡大）、HBM（高帯域幅メモリ）の多層化に伴い、従来の後工程の枠組みを超えた精密度を持つ装置の需要が急増しています。

• ハイブリッドボンディング・ウエハ接合装置: 銅（Cu）同士を直接接合する超高精度ボンダー（EV Group、Besi等）。HBM4や3D ICの積層に必須。
• TSV（貫通シリコンビア）エッチング・めっき装置: チップ間を垂直に繋ぐ超微細な穴を開け、銅を充填する装置。
• 再配線層（RDL）形成装置: 大型パッケージ基板上に微細配線を描くための専用露光機（ステッパー）やコータ・デベロッパー。

2. 2nm GAA構造・裏面電源（BSPDN）対応の前工程装置

　2nm（N2）プロセスから導入されるGAA（Gate-All-Around）ナノシート構造と裏面電源供給（BSPDN）により、特定の要素技術を担う装置の必要台数が一気に跳ね上がっています。

• ALD（原子層堆積）装置: ナノシートを全周から薄膜で均一に包み込むため、原子レベルで膜を制御するALD装置（Applied Materials, ASM International, 東京エレクトロン等）の採用工程数が急増。
• 選択的ドライエッチング装置: ナノシート間の不要な層（SiGe）のみをピンポイントで削り取る超高選択比エッチング装置（Lam Research等）。
• 超高精度CMP（化学機械研磨）装置: 裏面電源供給やウエハ貼り合わせにおいて、極限の平坦度を実現するための研磨工程（Ebara、Applied Materials等）が増加。

3. EUV / High-NA EUV 露光装置

　微細化の限界に挑む2nmおよび1.4nm（A16）プロセスの立ち上げに伴い、ASML製露光装置の調達ペースが加速しています。

• High-NA EUV（0.55 NA）: 次世代プロセスへの先行投資として調達を本格化。
• 高出力標準EUV（0.33 NA）: 2nmでの重層露光（マルチパターニング）用途および先端パッケージの微細配線用途として台数を急増。

4. 検査・計測（Metrology & Inspection）装置

　3D構造（GAAや立体パッケージ）の複雑化に伴い、歩留まり（歩留率）低下を防ぐための検査頻度が増加しています。

• 電子線（E-beam）欠陥検査装置: ナノレベルの微細構造や立体交差部の不具合を非破壊で検出する装置（KLA等）。
• 3D X線・光計測装置: パッケージ内部に埋め込まれたチップのズレや接合不良をインラインで計測する装置。

　単に「ウエハを加工する量」が増えただけでなく、1枚のウエハや1つのAIチップを作るために投入しなければならないプロセス数と難易度が跳ね上がったことが、特定高度装置の爆発的な調達増につながっています。

パッケージサイズが大型化している理由は何か

　パッケージサイズが膨張（大型化）する最大の理由は、「1枚のシリコンチップで作れる物理限界」を超えてAIの処理能力を引き上げるためです。具体的には以下の4つの要因があります。

1. 単一チップの限界（レチクル限界）の打破

　露光装置で一度に焼き付けられる単一チップの面積には物理的な上限（レチクル限界：約858mm²）があります。これ以上の計算性能を得るため、機能を小分けにした複数のチップ（チップレット）を1つのパッケージ上に並べて結合する手法が必須となりました。

2. HBM（高帯域幅メモリ）の搭載数の増加

　生成AIの巨大なデータを高速処理するには、計算用ロジック（GPU等）のすぐ隣に大量のHBMを配置する必要があります。HBMの搭載数が4個から8個、12個、16個以上へと増えるに従い、それらを物理的に載せる土台（シリコンインターポーザ）の面積が急拡大しています。

3. チップレットによる異種チップの統合

　演算を行うロジック回路、外部と通信するI/O回路、キャッシュメモリなどをそれぞれ最も適した製造プロセスで別々に作り、1つのパッケージ内で超高密度に配線・統合するため、パッケージ全体の設置面積が大きくなります。

4. 熱密度と電力供給の確保

　最新のAI半導体は1システムで数kW規模の莫大な電力を消費します。小さな面積に集約しすぎると局所的な熱でチップが破損するため、パッケージサイズを広げて放熱面積を稼ぎ、複雑な電源供給経路（電力ライン）を確保する必要があります。